【正文】 題正是為實(shí)現(xiàn)這一目的而提出。它的優(yōu)點(diǎn)是易維護(hù)、布線簡(jiǎn)單、可靠性高；缺點(diǎn)是由于接口總線的限制使得采樣速度遠(yuǎn)遠(yuǎn)低于集中式數(shù)據(jù)采集系統(tǒng)。目前形成了以插卡式和便攜式為主的兩種產(chǎn)品，數(shù)據(jù)采集系統(tǒng)可分為基于板卡的集中式數(shù)據(jù)采集系統(tǒng)和基于分布式的數(shù)據(jù)采集系統(tǒng)。數(shù)據(jù)采集系統(tǒng)追求的主要目標(biāo)有兩個(gè)：一是精度高，二是速度快，一般是在保證精度的前提下提高速度；提高數(shù)據(jù)采集的速度主要是提高了工作效率和擴(kuò)大數(shù)據(jù)采集系統(tǒng)的適用范圍。數(shù)據(jù)采集作為信息處理系統(tǒng)的最前端，從廣義上講，主要包括以下幾個(gè)方面：數(shù)據(jù)的采集、數(shù)據(jù)的存儲(chǔ)、數(shù)據(jù)的初步處理等，并且一般需要通過(guò)PC接口總線將數(shù)據(jù)送入計(jì)算機(jī)，根據(jù)不同的需要進(jìn)行相應(yīng)的算法處理。CLB的功能很強(qiáng)，不僅能夠?qū)崿F(xiàn)邏輯函數(shù)，還可配置成RAM等復(fù)雜的形式。 　　 　　數(shù)據(jù)采集系統(tǒng)性能的好壞，主要取決于它的精度和速度。從嚴(yán)格意義上說(shuō)，數(shù)據(jù)采集系統(tǒng)應(yīng)該是用計(jì)算機(jī)控制的多路數(shù)據(jù)自動(dòng)檢測(cè)或巡回檢測(cè)，并且能夠?qū)?shù)據(jù)實(shí)行存儲(chǔ)、處理、分析計(jì)算，以及從檢測(cè)的數(shù)據(jù)中提取可用的信息，供顯示、記錄、打印或描繪的系統(tǒng)。中北大學(xué)信息商務(wù)學(xué)院2011屆畢業(yè)設(shè)計(jì)說(shuō)明書多路模擬信號(hào)采集電路畢業(yè)論文1 緒論 課題來(lái)源及研究的目的和意義近年來(lái)，數(shù)據(jù)采集與處理的新技術(shù)、新方法，直接或間接地引發(fā)其革新和變化，實(shí)時(shí)監(jiān)控(遠(yuǎn)程監(jiān)控)與仿真技術(shù)(包括傳感器、數(shù)據(jù)采集、微機(jī)芯片數(shù)據(jù)、可編程控制器PLC、現(xiàn)場(chǎng)總線處理、流程控制、曲線與動(dòng)畫顯示、自動(dòng)故障診斷與報(bào)表輸出等)把數(shù)據(jù)采集與處理技術(shù)提高到一個(gè)嶄新的水平?？傊?，不論在哪個(gè)應(yīng)用領(lǐng)域中，數(shù)據(jù)的采集與處理越及時(shí)，工作效率就越高，取得的經(jīng)濟(jì)效益就越大。在保證精度的條件下，應(yīng)有盡可能高的采樣速度，以滿足實(shí)時(shí)采集、實(shí)時(shí)處理和實(shí)時(shí)控制的要求[1]。配置數(shù)據(jù)存放在片內(nèi)的SRAM或者熔絲圖上，基于SRAM的FPGA器件工作前需要從芯片外部加載配置數(shù)據(jù)。簡(jiǎn)言之，數(shù)據(jù)采集系統(tǒng)的主要任務(wù)就是把輸入的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，并對(duì)其進(jìn)行處理，為進(jìn)一步操作做準(zhǔn)備。目前，數(shù)據(jù)采集系統(tǒng)一般從數(shù)字信號(hào)處理器(DSP)和總線技術(shù)兩個(gè)方面進(jìn)行技術(shù)改進(jìn)以提高精度和速度。集中式的基本方式是采用數(shù)據(jù)采集卡進(jìn)行數(shù)據(jù)采集，將一塊基于ISA或PCI的板卡插入PC機(jī)上，把外部信號(hào)引至計(jì)算機(jī)的端口然后接入數(shù)據(jù)采集卡，通過(guò)定制的軟件就可以進(jìn)行采集，其顯著優(yōu)點(diǎn)是成本較低、速度塊。隨著接口總線的進(jìn)步，分布式數(shù)據(jù)采集是數(shù)據(jù)采集系統(tǒng)發(fā)展的一個(gè)重要趨勢(shì)[4]。本課題的主要目的就是：對(duì)16路模擬信號(hào)進(jìn)行AD轉(zhuǎn)換，通過(guò)FPGA將轉(zhuǎn)換得到的數(shù)據(jù)存儲(chǔ)到FLASH存儲(chǔ)器中。多路模擬量數(shù)據(jù)采集模塊FLASH存儲(chǔ)模塊FPGA中心控制模塊 整體設(shè)計(jì)方案以上系統(tǒng)由多路模擬量數(shù)據(jù)采集模塊、FPGA中心控制模塊、flash存儲(chǔ)模塊以及其它外圍輔助電路組成。FPGA中心控制模塊由FPGA及外圍電路組成。根據(jù)整體設(shè)計(jì)方案，將各個(gè)模塊細(xì)化，調(diào)理電路16路模擬信號(hào)A/D轉(zhuǎn)換多路模擬開(kāi)關(guān)FIFO外部數(shù)據(jù)緩沖FPGA主控單元USB單片機(jī)flash上位機(jī) 系統(tǒng)整體結(jié)構(gòu)圖總結(jié)如下：模擬信號(hào)輸入端的輸入信號(hào)為需要采集的模擬信號(hào)，一般由傳感器提供；信號(hào)調(diào)理電路的主要作用是濾掉干擾，使傳感器輸入的被測(cè)模擬量更加準(zhǔn)確；A/D轉(zhuǎn)換使模擬量轉(zhuǎn)換成數(shù)字量，以便實(shí)現(xiàn)數(shù)據(jù)采集的目的；FPGA提供整個(gè)系統(tǒng)的控制信號(hào)，讓整個(gè)系統(tǒng)正常有序的工作；FIFO用來(lái)提供對(duì)采樣后的數(shù)據(jù)進(jìn)行緩存。 信號(hào)采集及調(diào)理模塊信號(hào)采集模塊FPGA 對(duì)其外圍設(shè)備的控制全部通過(guò)I/O 端口進(jìn)行控制，極大地提高了系統(tǒng)的采集速度。數(shù)字接口提供8 位和16 位兩種選擇增加了與控制器連接的靈活性，不受管腳資源的限制。 模擬多路開(kāi)關(guān)的選擇選擇多路開(kāi)關(guān)時(shí)，通常考慮以下幾個(gè)參數(shù)：（1）通道數(shù)量：通道數(shù)量對(duì)切換開(kāi)關(guān)傳輸被測(cè)信號(hào)的精度和切換速度有直接的影響，因?yàn)橥ǖ罃?shù)目越多，寄生電容和泄漏電流通常也越大。所以在選擇開(kāi)關(guān)時(shí)應(yīng)考慮導(dǎo)通電阻，尤其是在使用低阻抗器件的時(shí)候。而實(shí)際開(kāi)關(guān)斷開(kāi)時(shí)為高阻狀態(tài)，漏電流不為零，常規(guī)的CMOS漏電流約1nA。 ADG706的運(yùn)用本設(shè)計(jì)選用的ADG706是16路模擬選擇開(kāi)關(guān)，內(nèi)部包括16路模擬開(kāi)關(guān)陣列，用于通道選擇的數(shù)字譯碼電路和使能輸入控制。 模擬開(kāi)關(guān)電路S1～S16接外部的16模擬信號(hào)，A0、AAA3接FPGA給的地址信號(hào)，EN接使能控制信號(hào)，VSS接地，D為輸出端，輸出的信號(hào)經(jīng)調(diào)理后送給模數(shù)轉(zhuǎn)換器。常用的集成ADC和DAC種類很多，其發(fā)展趨勢(shì)是高速度、高分辨率、易與計(jì)算機(jī)接口，以滿足各個(gè)領(lǐng)域?qū)π畔⑻幚淼囊蟆? AD分類圖 A/D轉(zhuǎn)換器的主要技術(shù)指標(biāo)分辨率：指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量，定義為滿刻度電壓 與 的比值。為了保證轉(zhuǎn)換的正確完成，采樣速率必須小于或等于轉(zhuǎn)換速率。滿刻度誤差：滿刻度誤差指滿度輸出時(shí)對(duì)應(yīng)的輸入信號(hào)與理想輸入信號(hào)值之差。該器件包括一個(gè)16位電容式SAR與固有的采樣保持的A/D轉(zhuǎn)換器。該ADS8402是一種高速逐次逼近寄存器（SAR）類比數(shù)位轉(zhuǎn)換器（ADC）。模擬輸入提供兩個(gè)輸入引腳：+ IN和 IN。此緩沖區(qū)也可以用作在轉(zhuǎn)換過(guò)程中對(duì)所有的模數(shù)轉(zhuǎn)換器電容器充電。輸入的模擬輸入電流取決于以下因素：采樣率、輸入電壓和電壓源阻抗。為了保證轉(zhuǎn)換器的線性度，輸入的模擬電壓的絕對(duì)值應(yīng)在指定的范圍內(nèi)，否則該轉(zhuǎn)換器的線性度將可能不符合規(guī)格。當(dāng)CS為低時(shí)（CS低電平有效）轉(zhuǎn)換是通過(guò)將CONVST引腳為置低電平超過(guò)20納秒（20ns后CONVST引腳可以為高）。當(dāng)RD和CS引腳都是低電平是數(shù)字總線（DB0～DB15）并行輸出轉(zhuǎn)換后的值。BYTE數(shù)據(jù)口DB15～DB8DB7～DB0高D7～D0低D15～D8D7～D0 ADS8402輸出形式轉(zhuǎn)換器的復(fù)位：復(fù)位信號(hào)是一個(gè)異步低電平輸入信號(hào)（即不受片選信號(hào)CS的影響，CS為高電平時(shí)也可以復(fù)位）。 A/D轉(zhuǎn)換電路 存儲(chǔ)電路存儲(chǔ)電路用來(lái)存儲(chǔ)采集后的數(shù)據(jù)，以保證采集的數(shù)據(jù)不會(huì)丟失。同步FIFO是指讀時(shí)鐘和寫時(shí)鐘為同一個(gè)時(shí)鐘，在時(shí)鐘沿來(lái)臨時(shí)同時(shí)發(fā)生讀寫操作。如一個(gè)8位的FIFO，若深度為8，它可以存儲(chǔ)8個(gè)8位的數(shù)據(jù)，深度為12 ，就可以存儲(chǔ)12個(gè)8位的數(shù)據(jù)，F(xiàn)IFO的深度可大可小，個(gè)人認(rèn)為FIFO深度的計(jì)算并無(wú)一個(gè)固定的公式。而對(duì)于寫速度慢于讀速度的應(yīng)用，F(xiàn)IFO的深度要根據(jù)讀出的數(shù)據(jù)結(jié)構(gòu)和讀出數(shù)據(jù)的由那些具體的要求來(lái)確定?！　憰r(shí)鐘：寫操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來(lái)臨時(shí)寫數(shù)據(jù)。 IDT7206在系統(tǒng)中的應(yīng)用 FIFO緩存電路IDT7206是一種先進(jìn)先出的雙端口數(shù)據(jù)緩存器。 IDT7206時(shí)序圖復(fù)位（RS）：當(dāng)RS輸入為低電平時(shí)器件開(kāi)始復(fù)位，其內(nèi)部讀和寫都將回到初始位置且RS上升沿來(lái)臨之前讀信號(hào)和寫信號(hào)都將保持高電平。如果存儲(chǔ)量達(dá)到內(nèi)存的一半，則在下一寫操作的下降沿來(lái)臨時(shí)，半滿標(biāo)志（HF）將被置為低，并會(huì)一直為低直到寫指針與讀取指針之差小于或等于1或設(shè)備的存儲(chǔ)量是總內(nèi)存的一半。當(dāng)FIFO已滿，內(nèi)部寫指針被鎖，外部變化將不會(huì)影響FIFO寫。當(dāng)所有的數(shù)據(jù)已經(jīng)從FIFO的讀取完，空標(biāo)志（E）將變低， 這時(shí)如果有寫操作一次，E將變高且tWEF后讀允許有效。其原理圖如下所示： FPGA控制模塊電路 A/D的控制： FPGA輸出的RESET信號(hào)控制A/D的復(fù)位（低電平復(fù)位，設(shè)計(jì)中的RESET一直為高電平）、CS信號(hào)控制A/D的選通（低電平選通，設(shè)計(jì)中的CS一直有效）、RD信號(hào)實(shí)現(xiàn)對(duì)A/D轉(zhuǎn)換后的數(shù)字信號(hào)的讀（低電平有效）、BYTE信號(hào)控制A/D轉(zhuǎn)換后的輸出方式（本設(shè)計(jì)中BYTE信號(hào)一直為低，即A/D的輸出形式為16位并行輸出）。根據(jù)系統(tǒng)構(gòu)成和實(shí)際要求，我們選用GPIF模式的數(shù)據(jù)傳輸方案，只要輸出信號(hào)和就緒信號(hào)作相應(yīng)的組合，就可以實(shí)現(xiàn)多種復(fù)雜的控制時(shí)序。同樣上位機(jī)發(fā)出數(shù)據(jù)讀出命令，CY7C68013接收到此命令后。Flash由于其具有非易失性、電可擦除性、可重復(fù)編程以及高密度、低功耗等特點(diǎn)，而被廣泛應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。 其他硬件電路 系統(tǒng)除了上述主要的電路之外，還有幾種比較重要的外圍電路，主要有給系統(tǒng)供電的電源電路、FPGA配置電路和時(shí)鐘電路等。當(dāng)裝置被啟用并且SEQ為高電平時(shí)，VOUT2先打開(kāi)，VOUT1保持關(guān)閉，當(dāng)其值達(dá)到VOUT2輸出電壓的83％時(shí)VOUT1打開(kāi)。 。 FPGA時(shí)鐘電路 本章小結(jié)本章對(duì)基于FPGA的多通道采樣控制單元進(jìn)行了研究，介紹了多路選擇開(kāi)關(guān)ADG70AD轉(zhuǎn)換芯片ADS8402和FIFO緩存IDT7206。由此可以計(jì)算出一幀總的數(shù)據(jù)量為16行16列16bit247。 AD控制單元示意圖CLK是時(shí)鐘信號(hào)，即為外部晶振提供的時(shí)鐘；RST是復(fù)位信號(hào)，當(dāng)RST為低電平時(shí)，該模塊處于復(fù)位狀態(tài)；復(fù)位時(shí)，AD_CS、CONVST和AD_RD信號(hào)為高電平（無(wú)效），AD_rst和BYTE信號(hào)為低電平；BUSY是AD輸出的‘忙’信號(hào)，當(dāng)A/D進(jìn)行轉(zhuǎn)換功能時(shí)，該信號(hào)為高電平；CLK_t[6..0]是時(shí)鐘分頻計(jì)數(shù)，與通道選取模塊一致。 AD模塊時(shí)序仿真圖當(dāng)RST為高電平是時(shí)鐘分頻開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)范圍為1～10時(shí)，CONVST信號(hào)為低電平，否則為高電平。 數(shù)據(jù)存儲(chǔ)對(duì)數(shù)據(jù)的存儲(chǔ), 我們采用閃存(FLASH Memory)作為存儲(chǔ)器, 它具有體積小、功耗低和數(shù)據(jù)不易丟失的特點(diǎn)。雙端口RAM中的數(shù)據(jù)從B口讀出, 然后寫入FLASH, 在操作的過(guò)程中, 要保證雙端口RAM的B 口地址推進(jìn)要小于其A 口的地址推進(jìn)。因?yàn)閿?shù)據(jù)存儲(chǔ)量大, 我們采取了并口主動(dòng)讀取的方法, 消除了并口從動(dòng)讀取速度慢的問(wèn)題, 采用EPP 模式, 讀取數(shù)據(jù)速度能達(dá)到500K—2Mb/s 的數(shù)據(jù)量。FLASH 數(shù)據(jù)的擦除是按塊擦除的, 所以它的特點(diǎn)是擦除速度快, 一般在幾秒鐘內(nèi)就完成了。FLASH存儲(chǔ)的具體流程圖為：開(kāi)始.否采樣一次數(shù)據(jù)（16路信號(hào)）存儲(chǔ)一次數(shù)據(jù)（16路信號(hào)）采樣時(shí)間到？否結(jié)束 本章小結(jié)本章通過(guò)對(duì)所有模塊進(jìn)行軟件設(shè)計(jì)，并進(jìn)行時(shí)序仿真，通過(guò)仿真時(shí)序圖，可以看出，電路時(shí)序滿足系統(tǒng)數(shù)據(jù)采集并存儲(chǔ)的要求。如果是低于5V，那么電壓將不改變?！M開(kāi)關(guān)的最大輸出電壓為5V，所以應(yīng)對(duì)其分壓。電壓跟隨器的輸入阻抗高、輸出阻抗低特點(diǎn)，可以理解為，當(dāng)輸入阻抗很高時(shí)，就相當(dāng)于對(duì)前級(jí)電路開(kāi)路；當(dāng)輸出阻抗很低時(shí)，對(duì)后級(jí)電路就相當(dāng)于一個(gè)恒壓源，即輸出電壓不受后級(jí)電路阻抗影響。：開(kāi)始設(shè)置塊地址=0地址自增檢查是否等于0XFF?否Y寫入壞塊標(biāo)志擦除Y否I/O0=0?Y否檢查是否是最后一塊？Y檢測(cè)結(jié)束