【正文】 1機(jī)無(wú)關(guān)； 6. 某機(jī)字長(zhǎng)為32位，其存儲(chǔ)容量是64KB，按字編址它的尋址范圍是多少？若主存以字節(jié)編址，試畫(huà)出主存字地址和字節(jié)地址的分配情況。 注意字長(zhǎng)（32位）不是16位。 解：存取周期和存取時(shí)間的主要區(qū)別是：存取時(shí)間僅為完成一次操作的時(shí)間，而存取周期不僅包含操作時(shí)間，還包含操作后線路的恢復(fù)時(shí)間。 主存與CACHE之間的信息調(diào)度功能全部由硬件自動(dòng)完成。 答：存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在Cache—主存和主存—輔存這兩個(gè)存儲(chǔ)層次上。 幾種錯(cuò)誤的設(shè)計(jì)：（2） 幾種錯(cuò)誤的設(shè)計(jì)：（1）） 現(xiàn)以8位總線為例，設(shè)計(jì)此電路，如下圖示： （1）采用三態(tài)輸出的D型寄存器74LS374做A、B、C、D四個(gè)寄存器，其輸出可直接掛總線。 T0時(shí)刻完成D→總線； 半同步通信既能像同步通信那樣由統(tǒng)一時(shí)鐘控制，又能像異步通信那樣允許傳輸時(shí)間不一致，因此工作效率介于兩者之間。 8. 為什么說(shuō)半同步通信同時(shí)保留了同步通信和異步通信的特點(diǎn)？ 解： 總線的通信控制——指總線傳送過(guò)程中雙方的時(shí)間配合方式。 總線的從設(shè)備（從模塊）——指一次總線傳輸期間，配合主設(shè)備完成傳輸?shù)脑O(shè)備（模塊），它只能被動(dòng)接受主設(shè)備發(fā)來(lái)的命令； 解： 特點(diǎn)：鏈?zhǔn)讲樵兎绞竭B線簡(jiǎn)單，易于擴(kuò)充，對(duì)電路故障最敏感；計(jì)數(shù)器查詢方式優(yōu)先級(jí)設(shè)置較靈活，對(duì)故障不敏感，連線及控制過(guò)程較復(fù)雜；獨(dú)立請(qǐng)求方式判優(yōu)速度最快，但硬件器件用量大，連線多，成本較高。 解：總線判優(yōu)控制解決多個(gè)部件同時(shí)申請(qǐng)總線時(shí)的使用權(quán)分配問(wèn)題；上述措施都無(wú)法從根上（工程上）解決問(wèn)題，且增加了許多不必要（或不可能）的限制。 總線傳輸?shù)奶攸c(diǎn)是：某一時(shí)刻只能有一路信息在總線上傳輸，即分時(shí)使用。 由控制器分析是指令還是數(shù)據(jù)； 解：計(jì)算機(jī)硬件主要通過(guò)不同的時(shí)間段來(lái)區(qū)分指令和數(shù)據(jù)，即：取指周期（或取指微程序）取出的既為指令，執(zhí)行周期（或相應(yīng)微程序）取出的既為數(shù)據(jù)。 I/O——Input/Output equipment，輸入/輸出設(shè)備，為輸入設(shè)備和輸出設(shè)備的總稱，用于計(jì)算機(jī)內(nèi)部和外界信息的轉(zhuǎn)換與傳送； X——此字母沒(méi)有專指的縮寫(xiě)含義，可以用作任一部件名，在此表示操作數(shù)寄存器，即運(yùn)算器中工作寄存器之一，用來(lái)存放操作數(shù)； ALU——Arithmetic Logic Unit，算術(shù)邏輯運(yùn)算單元，運(yùn)算器中完成算術(shù)邏輯運(yùn)算的邏輯部件； IR——Instruction Register，指令寄存器，存放當(dāng)前正在執(zhí)行的指令的寄存器； 解：全面的回答應(yīng)分英文全稱、中文名、中文解釋三部分。 CPU與MM合稱主機(jī)； 機(jī)器字長(zhǎng)——CPU能同時(shí)處理的數(shù)據(jù)位數(shù)； 存儲(chǔ)字長(zhǎng)——一個(gè)存儲(chǔ)單元所存二進(jìn)制代碼的位數(shù)； 存儲(chǔ)元件——存儲(chǔ)一位二進(jìn)制信息的物理元件，是存儲(chǔ)器中最小的存儲(chǔ)單位，又叫存儲(chǔ)基元或存儲(chǔ)元，不能單獨(dú)存取； 硬件和軟件在計(jì)算機(jī)系統(tǒng)中相互依存，缺一不可，因此同樣重要。 唐朔飛 編著第 解：P3 計(jì)算機(jī)軟件——計(jì)算機(jī)運(yùn)行所需的程序及相關(guān)資料。5. 馮?諾依曼計(jì)算機(jī)的特點(diǎn)是什么？ ? 由運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備五大部件組成； ? 指令由操作碼、地址碼兩大部分組成； ? 以運(yùn)算器為中心（原始馮氏機(jī)）。 解：P10 CPU——中央處理器（機(jī)），是計(jì)算機(jī)硬件的核心部件，由運(yùn)算器+控制器組成；（早期的運(yùn)、控不在同一芯片上） 這兩個(gè)概念應(yīng)從結(jié)構(gòu)角度解釋較確切。 PC——Program Counter，程序計(jì)數(shù)器，存放當(dāng)前欲執(zhí)行指令的地址，并可自動(dòng)計(jì)數(shù)形成下一條指令地址的計(jì)數(shù)器； MQ——MultiplierQuotient Register，乘商寄存器，乘法運(yùn)算時(shí)存放乘數(shù)、除法時(shí)存放商的寄存器。 MDR——Memory Data Register，存儲(chǔ)器數(shù)據(jù)緩沖寄存器，主存中用來(lái)存放從某單元讀出、或?qū)懭肽炒鎯?chǔ)單元數(shù)據(jù)的寄存器； 數(shù)據(jù)進(jìn)控制器？ 指令和數(shù)據(jù)的格式不一樣；指令由操作碼和地址碼組成）兩者的二進(jìn)制代碼形式不一樣？ MAR放地址，MDR放數(shù)據(jù)；取指時(shí)MDR中也是數(shù)據(jù)？ 指令和數(shù)據(jù)的地址不一樣；某一存儲(chǔ)單元只能放數(shù)據(jù)（或指令）? 解：總線是多個(gè)部件共享的傳輸部件。 總線上的部件應(yīng)具備機(jī)械特性、電器特性、功能特性、時(shí)間特性；這是不言而喻的。 5. 解釋下列概念：總線的主設(shè)備（或主模塊）、總線的從設(shè)備（或從模塊）、總線的傳輸周期和總線的通信控制。 6. 試比較同步通信和異步通信。 異步通信——不由統(tǒng)一時(shí)鐘控制的通信，部件間采用應(yīng)答方式進(jìn)行聯(lián)系，控制方式較同步復(fù)雜，靈活性高，當(dāng)系統(tǒng)中各部件工作速度差異較大時(shí)，有利于提高總線工作效率。 10. 為什么要設(shè)置總線標(biāo)準(zhǔn)？你知道目前流行的總線標(biāo)準(zhǔn)有哪些？什么叫plug and play？哪些總線有這一特點(diǎn)？ 總線標(biāo)準(zhǔn)的設(shè)置主要解決不同廠家各類模塊化產(chǎn)品的兼容問(wèn)題； plug and play——即插即用，EISA、PCI等具有此功能。 解：此題實(shí)際上是要求設(shè)計(jì)一個(gè)雙向總線收發(fā)器，設(shè)計(jì)要素為三態(tài)、雙向、使能等控制功能的實(shí)現(xiàn)，可參考74LS245等總線收發(fā)器芯片內(nèi)部電路。 T1時(shí)刻完成總線→A； A、B、C三個(gè)寄存器的輸入采用同一脈沖打入。 節(jié)拍、脈沖分配邏輯如下：節(jié)拍、脈沖時(shí)序圖如下： 綜合上述兩個(gè)存儲(chǔ)層次的作用，從整個(gè)存儲(chǔ)系統(tǒng)來(lái)看，就達(dá)到了速度快、容量大、位價(jià)低的優(yōu)化效果。而主存—輔存層次的調(diào)度目前廣泛采用虛擬存儲(chǔ)技術(shù)實(shí)現(xiàn)，即將主存與輔存的一部份通過(guò)軟硬結(jié)合的技術(shù)組成虛擬存儲(chǔ)器，程序員可使用這個(gè)比主存實(shí)際空間（物理地址空間）大得多的虛擬地址空間（邏輯地址空間）編程，當(dāng)程序運(yùn)行時(shí)，再由軟、硬件自動(dòng)配合完成虛擬地址空間與主存實(shí)際物理空間的轉(zhuǎn)換。 4. 說(shuō)明存取周期和存取時(shí)間的區(qū)別。即： 5. 什么是存儲(chǔ)器的帶寬？若存儲(chǔ)器的數(shù)據(jù)總線寬度為32位，存取周期為200ns，則存儲(chǔ)器的帶寬是多少？ （注：本題的兆單位來(lái)自時(shí)間=106） 按字尋址范圍 = 64K8 / 32=16K字 按字尋址時(shí)，地址仍為16位；180。）不能混淆； 7. 一個(gè)容量為16K32位的存儲(chǔ)器，其地址線和數(shù)據(jù)線的總和是多少？當(dāng)選用下列不同規(guī)格的存儲(chǔ)芯片時(shí)，各需要多少片？ 解：地址線和數(shù)據(jù)線的總和 = 14 + 32 = 46根； 地址線根數(shù)與容量為2的冪的關(guān)系，在此為214，14根；（不是2的冪的關(guān)系。 刷新原因——因電容泄漏而引起的DRAM所存信息的衰減需要及時(shí)補(bǔ)充，因此安排了定期刷新操作； ?動(dòng)作機(jī)制一樣。都是屬于重寫(xiě)操作。再生主要解決DRAM存儲(chǔ)元破壞性讀出時(shí)的信息重寫(xiě)問(wèn)題；刷新主要解決長(zhǎng)時(shí)間不訪存時(shí)的信息衰減問(wèn)題。再生緊跟在讀操作之后，時(shí)間上是隨機(jī)進(jìn)行的；刷新以最大間隔時(shí)間為周期定時(shí)重復(fù)進(jìn)行。再生以存儲(chǔ)單元為單位，每次僅重寫(xiě)剛被讀出的一個(gè)字的所有位；刷新以行為單位，每次重寫(xiě)整個(gè)存儲(chǔ)器所有芯片內(nèi)部存儲(chǔ)矩陣的同一行。讀出再生時(shí)芯片數(shù)據(jù)引腳上有讀出數(shù)據(jù)輸出；刷新時(shí)由于CAS信號(hào)無(wú)效，芯片數(shù)據(jù)引腳上無(wú)讀出數(shù)據(jù)輸出（唯RAS有效刷新，內(nèi)部讀）。 CPU訪存周期與存取周期的區(qū)別： 10. 半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有幾種？ 這種方法通過(guò)行、列譯碼信號(hào)的重合來(lái)選址，也稱矩陣譯碼。 11. 畫(huà)出用10244位的存儲(chǔ)芯片組成一個(gè)容量為64K8位的存儲(chǔ)器邏輯框圖。 解：設(shè)采用SRAM芯片， 首先應(yīng)確定各級(jí)的容量： 組容量 = 頁(yè)面容量 / 組數(shù) 180。180。 12. 設(shè)有一個(gè)64K8位的RAM芯片，試問(wèn)該芯片共有多少個(gè)基本單元電路（簡(jiǎn)稱存儲(chǔ)基元）？欲設(shè)計(jì)一種具有上述同樣多存儲(chǔ)基元的芯片，要求對(duì)芯片字長(zhǎng)的選擇應(yīng)滿足地址線和數(shù)據(jù)線的總和為最小，試確定這種芯片的地址線和數(shù)據(jù)線，并說(shuō)明有幾種解答。 設(shè)地址線根數(shù)為a，數(shù)據(jù)線根數(shù)為b，則片容量為：2ab = 219；b = 219a；若a = 19，b = 1，總和 = 19+1 = 20； …… 采用字、位擴(kuò)展技術(shù)設(shè)計(jì)；180。 地址格式分配如下：討論： 不對(duì)板譯碼、片譯碼分配具體地址位；180。 板內(nèi)片選設(shè)4位地址； 不設(shè)板選，8個(gè)板同時(shí)工作，總線分時(shí)傳送；180?，F(xiàn)有下列存儲(chǔ)芯片：ROM（2K8位，4K4位，8K8位），RAM（1K4位，2K8位，4K8位），及74138譯碼器和其他門電路（門電路自定）。 （1）最小4K地址為系統(tǒng)程序區(qū)，4096~16383地址范圍為用戶程序區(qū)； （3）詳細(xì)畫(huà)出片選邏輯。 RAM：4K8位：3片；但要注意在需要二級(jí)譯碼時(shí)如果不使用，會(huì)使選片產(chǎn)生二義性。因此PD端的合理接法是與片選端CS并聯(lián)。 15. CPU假設(shè)同上題，現(xiàn)有8片8K8位的RAM芯片與CPU相連，試回答： （2）寫(xiě)出每片RAM的地址范圍； （1）CPU與存儲(chǔ)器芯片連接邏輯圖： （3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片RAM寫(xiě)入數(shù)據(jù)后，以A000H為起始地址的存儲(chǔ)芯片(第5片)都有與其相同的數(shù)據(jù)，則根本的故障原因?yàn)椋涸摯鎯?chǔ)芯片的片選輸入端很可能總是處于低電平。若對(duì)A13=0的地址空間（偶數(shù)片）進(jìn)行訪問(wèn)，只能錯(cuò)誤地訪問(wèn)到A13=1的對(duì)應(yīng)空間(奇數(shù)片)中去。 18. 什么是“程序訪問(wèn)的局部性”？存儲(chǔ)系統(tǒng)中哪一級(jí)采用了程序訪問(wèn)的局部性原理？20. Cache做在CPU芯片內(nèi)有什么好處？將指令Cache和數(shù)據(jù)Cache分開(kāi)又有什么好處？因?yàn)镃ache在CPU芯片內(nèi)，CPU訪問(wèn)Cache時(shí)不必占用外部總線； 3）數(shù)據(jù)Cache對(duì)不同數(shù)據(jù)類型的支持更為靈活，既可支持整數(shù)（例32位），也可支持浮點(diǎn)數(shù)據(jù)（如64位）。 21. 設(shè)某機(jī)主存容量為4MB，Cache容量為16KB，每字塊有8個(gè)字，每字32位，設(shè)計(jì)一個(gè)四路組相聯(lián)映象（即Cache每組內(nèi)共有4個(gè)字塊）的Cache組織，要求：（1）畫(huà)出主存地址字段中各段的位數(shù)；（2）設(shè)Cache的初態(tài)為空，CPU依次從主存第0、2……99號(hào)單元讀出100個(gè)字（主存一次讀出一個(gè)字），并重復(fù)按此次序讀8次，問(wèn)命中率是多少？（3）若Cache的速度是主存的6倍，試問(wèn)有Cache和無(wú)Cache相比，速度提高多少倍？ 7 187。除讀第1遍時(shí)CPU需訪問(wèn)主存13次外，以后重復(fù)讀時(shí)不需再訪問(wèn)主存。 （+13）T187。 則：800T/ 解： 解：注意： 3）同步脈沖的出現(xiàn)時(shí)間應(yīng)能“包裹”要選的讀出感應(yīng)信號(hào)，才能保證選通有效的讀出數(shù)據(jù)信號(hào)，并屏蔽掉無(wú)用的感應(yīng)信號(hào)。 = 3454B （1）磁盤存儲(chǔ)器的存儲(chǔ)容量； （3）磁盤數(shù)據(jù)傳輸率； （1）存儲(chǔ)容量 = 275道12 288B/道4面 = 13 516 800B =230mm+275道/5道 2 （3）磁盤數(shù)據(jù)傳輸率 = 12 288B 3000轉(zhuǎn)/分 =12 288B 50轉(zhuǎn)/秒=614 400B/S 平均等待時(shí)間是磁盤轉(zhuǎn)半圈的時(shí)間，與容量無(wú)關(guān)。 I/O獨(dú)立編址方式時(shí)機(jī)器為I/O設(shè)備專門安排一套完全不同于主存地址格式的地址編碼，此時(shí)I/O地址與主存地址是兩個(gè)獨(dú)立的空間，CPU需要通過(guò)專門的I/O指令來(lái)訪問(wèn)I/O地址空間。180。 問(wèn)題：確切地講， I/O與內(nèi)存統(tǒng)一編址的空間為總線空間，I/O所占用的是內(nèi)存的擴(kuò)展空間。 2. 簡(jiǎn)要說(shuō)明CPU與I/O之間傳遞信息可采用哪幾種聯(lián)絡(luò)方式？它們分別用于什么場(chǎng)合？ 同步方式采用統(tǒng)一的時(shí)標(biāo)進(jìn)行聯(lián)絡(luò)，適用于CPU與I/O速度差不大，近距離傳送的場(chǎng)合。討論：注意I/O交換方式、I/O傳送分類方式與I/O聯(lián)絡(luò)方式的區(qū)別： I/O聯(lián)絡(luò)方式主要解決傳送時(shí)CPU與I/O之間如何取得通信聯(lián)系以建立起操作上的同步配合關(guān)系。 解：顯示緩沖存儲(chǔ)器的作用是支持屏幕掃描時(shí)的反復(fù)刷新；只讀存儲(chǔ)器作為字符發(fā)生器使用，他起著將字符的ASCII碼轉(zhuǎn)換為字形點(diǎn)陣信息的作用。字符信息的格式為一位起始位、七位數(shù)據(jù)位、一位校驗(yàn)位和一位停止位。 要求的是數(shù)據(jù)傳送速率，串行傳送時(shí)一般用波特率表示。 12. 結(jié)合程序查詢方式的接口電路，說(shuō)明其工作過(guò)程。選中，發(fā)SEL信號(hào)174。接口向設(shè)備發(fā)啟動(dòng)命令174。 B置0，D置1；174。 6）輸入：CPU通過(guò)輸入指令（IN）將DBR中的數(shù)據(jù)取走； 接口174。 2）輸出： CPU通過(guò)輸出指令（OUT）將數(shù)據(jù)放入接口DBR中； 設(shè)備開(kāi)始工作；174。 接口174。 6）準(zhǔn)備就緒信號(hào) 中斷向量地址和入口地址的聯(lián)系：）討論：因此由硬件先提供中斷源編號(hào)、再由編號(hào)間接地獲得中斷服務(wù)程序入口地址。 解：I/O設(shè)備向CPU提出中斷請(qǐng)求的條件是：I/O接口中的設(shè)備工作完成狀態(tài)為1（D=1），中斷屏蔽碼為0 （MASK=0），且CPU查詢中斷時(shí)，中斷請(qǐng)求觸發(fā)器狀態(tài)為1（INTR=1）。 此外，緩沖區(qū)內(nèi)每存儲(chǔ)N個(gè)數(shù)據(jù)，主程序就要將其取出進(jìn)行處理，這個(gè)處理需Q秒。 該系統(tǒng)跟蹤到的每秒中斷請(qǐng)求數(shù)=N/（PN+Q）次。當(dāng)打印機(jī)正在進(jìn)行打印時(shí)，磁盤申請(qǐng)中斷請(qǐng)求。因?yàn)榇蛴C(jī)的