本科學生畢業(yè)論文fpga卷積碼的原理與測試-wenkub
2023-07-07 15:46:58 本頁面
【正文】 的線性電路，因此也可以利用狀態(tài)圖來描述編碼過程。除了利用狀態(tài)圖和格圖描述卷積碼的編碼過程外，還可以利用樹圖來描述卷積碼的編碼過程，在卷積碼的序列譯碼算法中采用的就是樹圖結構描述方法。三、 FPGA芯片介紹我們采用的FPGA芯片是美國Altera公司推出的FLEX系列芯片FLEX10K20。我們選用的EPF10K20TC144電源電壓為5V，總管腳為144根，可用的I/O管腳有102根，邏輯單元LE共1,152個，內部自帶的RAM為12,288 Bits，完全達到了卷積碼解碼所需要的內部存儲器和邏輯單元的要求。卷積碼根據需要，有不同的結構及相應的糾錯能力，但都有類似的編碼規(guī)律。（二）FPGA卷積碼的譯碼原理1. veterbi算法卷積碼的譯碼方式有3種：Veterbi譯碼、門限譯碼和序列譯碼。維特比算法是一種最大似然譯碼算法。2. 譯碼原理我們采用的卷積碼解碼算法是基于Viterbi譯碼算法[4]，關鍵技術就是“加－比－選”。 在不同時刻對于同一節(jié)點的所有8個狀態(tài)，分別計算以其為終點的2條分支路徑的對數似然函數累加值并進行比較，舍棄其中對數似然函數累加值小的路徑，保留對數似然函數累加值較大的路徑，并將此路徑稱為剩余路徑。五、 譯碼器的設計與實現（一）譯碼器的設計1)控制單元 向各個功能模塊提供控制信號，保證譯碼器的工作時序正確，協調各個功能模塊從而促使整個譯碼器的正常工作。4)譯碼控制單元 將回溯單元送來的譯碼序列反轉順序輸出即為所要輸出的正確的接收序列。運用兩個雙口RAM（FPGA內部自帶的存儲器），從一個DPRAM（記為A）同時讀取第K1個比特時存放的兩個路徑量度值，兩端口的讀地址分別為Rf1=(0,m6,m5,m4,m3,m2,m1,m0)，Rf2=(1,m6,m5,m4,m3,m2,m1,m0),分別對應兩狀態(tài)節(jié)點。譯碼深度取為16已足夠，所以另外兩個DPRAM(C和D)存放信息序列，執(zhí)行與上述同步的類似操作。圖52 解碼器內部邏輯設計框圖ACS中，因為K=9,所以在對一個數據塊的前8個數據時鐘DCLK周期內，加—比—選結構要做改動，即對到達同一節(jié)點的兩條支路，只選擇上面的支路，即假想信息比特為0的支路，存入存儲器，不須進行比較—選擇操作。（二）實現的性能模擬結果我們在信道噪聲為加性高斯白噪聲（AWGN）[5]情況下，對于WCDMA系統下的（3，1，9）碼（編碼多項式的八進制表示為：(557)(663) 8和(711)8）的解碼性能進行計算機仿真，同時對比基于IS95的窄帶CDMA系統中采用的（2，1，9）碼（編碼多項式的八進制表示為：(753)8和(561)8）的性能進行比較，模擬時采用的解碼器的解碼深度與實際系統中采用的一致，即解碼深度為16，得到以下解碼器輸入誤碼率（BERin）和輸出誤碼率（BERout）的關系，在一定程度上達到了在無線信道下干擾情況下提高系統性能的目的。路徑量度是指每個狀態(tài)的2條輸入支路和2條輸出支路，路徑存儲指的是狀態(tài)存儲以及相應的譯碼判決比特存儲。結論在信道編碼技術的基礎上本文重點研究了時序交錯技術和采用時序交錯技術的交錯卷積碼編譯碼方法；并用可編程邏輯器件實現交錯卷積碼的編/譯碼器。隨著支持FPGA硬件設計的硬件描述語言的逐步完善，利用FPGA芯片硬件實現各種信號處理的算法，在今后的研究中不失為一種有效的解決實際問題的方法。參考文獻[1] , Mohsen Sarraf. 3G移動網WCDMA和CDMA2000[M]. 北京: 人民郵電出版社, 2003. 9: 6669. [2] Andreas . 寬帶無線數字通信
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