【正文】 號(hào)頻率嚴(yán)格同步，而且還具有頻率的跟蹤特性。當(dāng)信號(hào)輸入頻率為fr時(shí)，Ur 和Uv在鑒相器中同時(shí)進(jìn)行鑒相。而通過鎖相環(huán)可以使所有各自的本地20兆赫茲和80兆赫茲時(shí)基的相位都同步，從而使采樣時(shí)鐘也同步，所以都能嚴(yán)格地在同一時(shí)刻進(jìn)行數(shù)據(jù)采集。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，最終使得使得輸入和輸出信號(hào)相位同步，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。VCOLFPD輸入信號(hào)fin Ud Uc 輸出信號(hào)fout 鎖相環(huán)結(jié)構(gòu)框圖鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號(hào)和輸出信號(hào)的相位差，并將檢測出的相位差信號(hào)轉(zhuǎn)換成Ud（t）電壓信號(hào)輸出，該信號(hào)經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓Uc（t），對(duì)振蕩器輸出信號(hào)的頻率實(shí)施控制。這樣，系統(tǒng)的高層次的抽象功能模塊就變成了獨(dú)立的易于實(shí)現(xiàn)的低層次功能模塊。具有界面統(tǒng)一，功能集中，易學(xué)易用和運(yùn)行速度快等特點(diǎn)。只要掌握了Verilog 語言建模、綜合和仿真技術(shù)，不僅可以增加對(duì)數(shù)字電路設(shè)計(jì)的深入了解，還可以為后續(xù)高級(jí)階段的更高一級(jí)學(xué)習(xí)打好基礎(chǔ)，包括數(shù)字通信和數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)、IC設(shè)計(jì)等領(lǐng)域。目前在美國、日本和臺(tái)灣，高層次數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中，應(yīng)用 Verilog 和 VHDL 的比率差不了多少，大概分別是 80 ％和 20 ％；但在歐洲 VHDL 發(fā)展的相對(duì)要好些。這也是其較VHDL語言的一個(gè)巨大的優(yōu)勢。 便于文檔的管理。 可借用高級(jí)語言的精巧結(jié)構(gòu)來簡化電路行為和結(jié)構(gòu)。Verilog 是1995 年才成為標(biāo)準(zhǔn)的，而VHDL早在是 1987年就已成為標(biāo)準(zhǔn)的。1990年CADENCE公司公開發(fā)表了Verilog ,并成立LVI組織以促進(jìn)Verilog 成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 13641995。 Verilog簡介Verilog是一種硬件描述語言，是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯表達(dá)式、邏輯電路圖以及數(shù)字邏輯系統(tǒng)所完成的邏輯功能。第三代EDA作為新一代EDA技術(shù)要解決系統(tǒng)層的描述，系統(tǒng)層的仿真和綜合。即以電路輔助設(shè)計(jì)和仿真分析技術(shù)為核心，分支軟件迅速發(fā)展時(shí)期。早在20世紀(jì)60、70年代新的技術(shù)革命時(shí)期，計(jì)算技術(shù)的發(fā)展很快，于此同時(shí)電子設(shè)計(jì)進(jìn)入了中小規(guī)模集成電路開發(fā)應(yīng)用時(shí)期，電子系統(tǒng)產(chǎn)品設(shè)計(jì)從原來的分離元器件逐漸被越來越多的集成電路所代替，并且每個(gè)集成電路中所包含的元件從原來的幾十、幾百也逐漸增至幾千甚至上萬。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)自動(dòng)化程度。而模擬電子系統(tǒng)的EDA正在進(jìn)入實(shí)用，其初期的EDA工具不一定需要硬件描述語言。目前鎖相環(huán)技術(shù)正朝著集成化、數(shù)字化、多用化以及小型化方向高速發(fā)展。組成環(huán)路的基本部件不但都可以用簡單的模擬集成電路實(shí)現(xiàn)，也可以用數(shù)字集成電路實(shí)現(xiàn)。環(huán)路濾波器可以使鎖相環(huán)路具有窄帶濾波特性，能夠?qū)⒒爝M(jìn)輸入信號(hào)中的噪聲和雜散干擾濾除，而且通帶可以做的非常窄，其性能是任何RC、LC、石英晶體、陶瓷濾波器都不能攀比的。鎖相環(huán)路之所以獲得日益廣泛的應(yīng)用是因?yàn)樗哂幸韵滤膫€(gè)重要特征:45跟蹤性。主要有頻率合成、無線通信、調(diào)制解調(diào)、電視機(jī)彩色副載波提取等許多領(lǐng)域。隨著70年代半導(dǎo)體技術(shù)和集成電路技術(shù)的發(fā)展，逐漸出現(xiàn)了集成的環(huán)路部件、通用單片機(jī)集成鎖相環(huán)路以及多種專用集成鎖相環(huán)路。鎖相環(huán)技術(shù)首先是由DeBellescize于1932年提出的鎖相環(huán)同步檢波技術(shù)。由于非線性變換過程中產(chǎn)生的大量諧波可使輸出信號(hào)得相位不穩(wěn)定，所以這種倍頻器，倍頻噪聲較大。倍頻器（frequency multiplier）是實(shí)現(xiàn)輸出信號(hào)頻率等于輸入信號(hào)頻率整數(shù)倍的電路。鎖相環(huán)路是反饋電路的一種，鎖相環(huán)的英文全稱是PhaseLocked Loop，簡稱PLL。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，故其通常用于閉環(huán)跟蹤電路。倍頻器可由一個(gè)壓控振蕩器和控制環(huán)路組成,其控制電路產(chǎn)生一控制電壓，使壓控振蕩器的振蕩頻率嚴(yán)格地鎖定在輸入頻率fi的n倍值fo＝nfi上 。而倍頻次數(shù)越高，倍頻噪聲就會(huì)越大，這就大大限制了倍頻器的應(yīng)用。但首次公開對(duì)鎖相環(huán)路的描述，卻并未引起普遍的重視。至此，鎖相環(huán)路成為了一個(gè)低成本、使用簡單的多功能組件，為鎖相環(huán)技術(shù)能在更廣泛的領(lǐng)域中應(yīng)用提供了條件?？捎糜谑謾C(jī)中、SDH網(wǎng)絡(luò)中、在汽車MP3無線發(fā)射器中、測量汽車轉(zhuǎn)速中都是十分典型的應(yīng)用。在環(huán)路鎖定的狀態(tài)下，只要輸入頻率發(fā)生了變化，壓控振蕩器就會(huì)立即響應(yīng)這個(gè)變化，迅速跟蹤輸入頻率，使得輸入與輸出同步。理想頻率控制特性。所以集成鎖相環(huán)的體積越來越小，成本越來越低，而可靠性卻越來越強(qiáng)，用途也越來越廣。2 關(guān)于EDA的介紹EDA即電子設(shè)計(jì)自動(dòng)化，英文全稱是Electronic Design Automation，是由20世紀(jì)90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測試）和CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來的。典型的EDA工具中必須包含兩個(gè)特殊的軟件包（或其中之一），即綜合器和適配器。與單片機(jī)系統(tǒng)開發(fā)相比，利用EDA技術(shù)對(duì)FPGA/CPLD的開發(fā)，通常是一種借助于軟件方式的純硬件開發(fā)，因此可以通過這種途徑進(jìn)行所謂專用集成電路（ASIC）開發(fā)，而最終的ASIC芯片，可以是FPGA/CPLD，也可以是專制的門陣列掩模芯片，F(xiàn)PGA/CPLD只起到硬件仿真ASIC芯片的作用。需要和可能迫使電子設(shè)計(jì)工程師對(duì)二維平面圖形開始用計(jì)算機(jī)進(jìn)行輔助設(shè)計(jì)，代替機(jī)械、繁雜的手工設(shè)計(jì)。到了20世紀(jì)80年代初期，隨著計(jì)算和微電子技術(shù)的發(fā)展以及EDA技術(shù)自身發(fā)展的需要，像熱分析、時(shí)序分析、失效分析、模擬電路分析、數(shù)字電路分析、數(shù)?；旌想娐贩治觥⒂∷㈦娐钒遄詣?dòng)布線等電子設(shè)計(jì)自動(dòng)化的應(yīng)用紛紛出現(xiàn)，使得多層印刷電路板、大規(guī)模和超大規(guī)模集成電路設(shè)計(jì)的自動(dòng)化成為現(xiàn)實(shí)。新一代EDA技術(shù)由于采用了統(tǒng)一的數(shù)據(jù)庫，每一層次的設(shè)計(jì)工作直接為相鄰的層次和工作提供了它的數(shù)據(jù)，并且可以隨時(shí)更新和檢驗(yàn)，這就使得本來要串行的工作變成了同時(shí)的工作。Verilog是從用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，隨后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，己成為事實(shí)上的通用硬件描述語言。這個(gè)是因?yàn)閂erilog 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來的，而VHDL 是美國軍方組織開發(fā)的 。具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性。易于理解和設(shè)計(jì)重用 。VHDL 的設(shè)計(jì)相對(duì)就要難一點(diǎn)，這個(gè)不僅因?yàn)?VHDL 不是很直觀，而且還需要有 Ada 編程基礎(chǔ)，一般認(rèn)為至少要6個(gè)月以上的專業(yè)培訓(xùn)才能掌握。而在中國，雖然VHDL也有一定的市場，但很多集成電路設(shè)計(jì)的公司都采用 Verilog。所以，相較而言本文的設(shè)計(jì)中，采用Verilog 語言。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度，同時(shí)對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。在所有功能模塊都確定下來后，就可以用Verilog語言描述具體電路模塊，并用Quartus II軟件進(jìn)行仿真測試，實(shí)現(xiàn)每個(gè)功能塊，然后設(shè)計(jì)一個(gè)頂層模塊將這些設(shè)計(jì)好的，功能獨(dú)立相對(duì)完整的功能塊連接起來，從而完成整個(gè)設(shè)計(jì)。當(dāng)壓控振蕩器的頻率由于某種原因而發(fā)生變化時(shí)，必然引起相位的變化。鎖相環(huán)在工作的過程中，當(dāng)輸出信號(hào)的頻率等于輸入信號(hào)的頻率時(shí)，輸出電壓與輸入電壓就會(huì)保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。鎖相環(huán)可以使輸出信號(hào)和輸入信號(hào)之間的相位同步。如果fr和fv相差不大，鑒相器就會(huì)輸出一個(gè)與Ur和Uv的相位差成正比的誤差電壓Ud，再通過環(huán)路濾波器濾LF去誤差電壓Ud中的高頻成分，輸出一個(gè)控制電壓Uc，并使壓控振蕩器的頻率fv朝著輸入信號(hào)的頻率fr靠攏，最終達(dá)到fv=fr的目的，使環(huán)路鎖定。 全數(shù)字鎖相環(huán)的基本結(jié)構(gòu)及其工作原理在數(shù)字電路技術(shù)不斷發(fā)展的過程中，數(shù)字鎖相環(huán)（簡稱DPLL）在許多方面都得到了廣泛應(yīng)用。由于該環(huán)路環(huán)中的各個(gè)模塊都是以純數(shù)字器件來實(shí)現(xiàn)的，而且誤差控制信號(hào)和受控的輸出電壓不是模擬鎖相環(huán)中的模擬電壓，而是離散的數(shù)字信號(hào)，所以稱之為數(shù)字鎖相環(huán)DPLL。如今，在大規(guī)模、超高速的數(shù)字集成電路不斷發(fā)展的過程中，可以實(shí)現(xiàn)加大頻率的跟蹤范圍而不降低振蕩器的頻率穩(wěn)定度， DPLL工作的穩(wěn)定性與可靠性得到了的一定程度提高。一階全數(shù)字鎖相環(huán)主要由鑒相器、K變?？赡嬗?jì)數(shù)器（KCounter）、脈沖加減電路（IDCounter）和N分頻器四部分構(gòu)成。這樣對(duì)于輸出的頻率沒有影響，也正是基于這種原理，可以把等概率出現(xiàn)的噪聲很容易的去掉。數(shù)字環(huán)中使用的數(shù)字環(huán)路濾波器與模擬環(huán)中使用的環(huán)路濾波器作用一樣，都對(duì)噪聲及高頻分量起抑制作用，并且控制著環(huán)路相位校正的速度與精度。鑒相器是鎖相環(huán)的重要組成部分，是能夠鑒別出兩輸入信號(hào)相位差的器件，并使輸出電壓se與兩個(gè)輸入信號(hào)之間的相位差有確定關(guān)系的電路。環(huán)路鎖定時(shí)，se為一占空比50%的方波，此時(shí)的絕對(duì)相位差為90176。 //XOR鑒相器。異或門鑒相器在環(huán)路鎖定下及相差為177。K變?？赡嬗?jì)數(shù)器是根據(jù)鑒相器輸出的相位差信號(hào)se來進(jìn)行加減運(yùn)算的。數(shù)字濾波器的工作過程如下,將異或鑒相器產(chǎn)生的se信號(hào)加到環(huán)路濾波器的輸入端, 在環(huán)路濾波器模塊內(nèi)設(shè)置一個(gè)可逆計(jì)數(shù)器,計(jì)數(shù)器初始值設(shè)為kmode；超前脈沖到來時(shí), 可逆計(jì)數(shù)器加1,滯后脈沖到來時(shí),當(dāng)可逆計(jì)數(shù)器為ktop 時(shí),表示本地信號(hào)超前,環(huán)路濾波器輸出扣脈沖信號(hào),可逆計(jì)數(shù)器復(fù)位為kmode。當(dāng)環(huán)路鎖定后,如果模數(shù)kmode較小,則K 變?？赡嬗?jì)數(shù)器會(huì)周期性輸出超前脈沖和滯后脈沖,在脈沖加減電路中產(chǎn)生周期性的脈沖加入和扣除,其結(jié)果是在脈沖加減電路的輸出信號(hào)中產(chǎn)生了周期性的誤差,稱為“波紋”；如果模數(shù)kmode足夠大,這種“波紋” 誤差通過除N 計(jì)數(shù)器后, 可以減少到N 個(gè)周期出現(xiàn)一次,即K ?？赡嬗?jì)數(shù)器的超前脈沖和滯后脈沖的周期是N個(gè)參考時(shí)鐘周期。減小模值K 可以縮短捕捉時(shí)間，擴(kuò)展捕捉帶寬，但是降低了DPLL 的抗噪能力。input Kclock。