[信息與通信]vhdl電路設(shè)計-wenkub
2023-04-28 23:45:01 本頁面
【正文】 教學(xué)內(nèi)容選取的依據(jù) 根據(jù)培養(yǎng)對象，前導(dǎo)課程以及 EDA課程的特點、 實驗、和實訓(xùn)條件，本課程在內(nèi)容的選取上注重 應(yīng)用性 ：以常用的目標電路或小型電子系統(tǒng)電路 設(shè)計為導(dǎo)向貫穿 EDA知識點 的學(xué)習(xí)。在教學(xué)內(nèi)容次 序安排上由簡到難、理論實踐交替進行。 雙師結(jié)構(gòu)：教師 “ 雙師 ” 100%。 教學(xué)任務(wù) 用層次化設(shè)計方法設(shè)計一個兩位二進制數(shù)乘法器 VHDL電路設(shè)計說課稿 怎么做： 系統(tǒng)分析（ 重點 ） (8分鐘 ) M0= M1=a1b0+ M2=+進位 C1 M3=進位 C2 六、微觀教學(xué)設(shè)計 設(shè)計一個兩位二進制乘法器 做什么 （ 2分鐘） VHDL電路設(shè)計說課稿 1）底層電路半加器的設(shè)計 （ 15分鐘） ? 寫出半加器真值表，由真值表寫出邏輯表達式 s = a XOR b c = a AND b 六、微觀教學(xué)設(shè)計 跟我做 輸入端 輸出端 被加數(shù) 加數(shù) 和 進位 a b c s 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 VHDL電路設(shè)計說課稿 ?根據(jù)半加器邏輯表達式用原理圖設(shè)計半加器 六、微觀教學(xué)設(shè)計 VHDL電路設(shè)計說課稿 2）頂層乘法器的設(shè)計 （難點） （ 20分鐘） 六、微觀教學(xué)設(shè)計 VHDL電路設(shè)計說課稿 3）頂層乘法器的設(shè)計的編譯仿真 （ 5分鐘） 時序仿真圖 （結(jié)果） 六、微觀教學(xué)設(shè)計 畢業(yè)設(shè)計完成速度快 考核成績比較理想 學(xué)生教研座談反映很好 ?平時課堂氣氛輕松活躍，缺勤率低 VHDL電路設(shè)計說課稿 七、教學(xué)效果 EDA技術(shù)與 VHDL實用
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