高速電路的印制板仿真流程-wenkub
2023-04-22 22:35:54 本頁(yè)面
【正文】 高速電路的印制板仿真流程作者：日期：高速電路的印制板（PCB）仿真摘 要：簡(jiǎn)要描述了印制電路板的仿真過(guò)程，分析仿真對(duì)于設(shè)計(jì)高質(zhì)量、高精度PCB的重要意義，并在場(chǎng)景產(chǎn)生器的PCB板上使用仿真工具對(duì)關(guān)鍵信號(hào)（時(shí)鐘信號(hào)）進(jìn)行信號(hào)完整性和EMC分析，以及并行信號(hào)的串繞問(wèn)題分析，根據(jù)仿真結(jié)果調(diào)整了原有設(shè)計(jì)，從而達(dá)到提高了信號(hào)質(zhì)量的目的?！ ∮≈齐娐钒宸抡嬗袃煞N：線仿真和板級(jí)仿真。2 仿真流程 通常印制板的仿真流程如圖1所示，首先要建立起元器件的仿真模型，然后進(jìn)行假設(shè)性仿真來(lái)確定布線過(guò)程中需要的參數(shù)設(shè)置和一些約束條件，接下來(lái)在實(shí)際布線過(guò)程中隨時(shí)通過(guò)線仿真檢查布線的效果，最后在布線基本完成之后進(jìn)行板級(jí)仿真來(lái)檢查系統(tǒng)工作的性能。在IBIS模型里核心的內(nèi)容就是Buffer的模型，因?yàn)檫@些Buffer產(chǎn)生一些模擬的波形，仿真器利用這些波形來(lái)仿真?zhèn)鬏斁€的影響。要自己建立IBIS模型，首先需要獲取建立模型必要的信息。下面作者選出場(chǎng)景產(chǎn)生器中具有代表意義的一組時(shí)鐘信號(hào)，進(jìn)行假設(shè)性仿真，來(lái)確定這些時(shí)鐘信號(hào)哪些需要采用終端匹配，選擇怎樣的終端匹配最適合。 首先我們對(duì)這些時(shí)鐘信號(hào)分別進(jìn)行仿真，其結(jié)果波形出現(xiàn)在仿真器的示波器屏幕上，圖3中從驅(qū)動(dòng)端1和接收端1’的波形可以看出，由于驅(qū)動(dòng)端和接收端本身相距就很近，連接他們的導(dǎo)線比較平直，信號(hào)傳輸?shù)木嚯x短，驅(qū)動(dòng)端和接收端的波形基本重疊，說(shuō)明信號(hào)在傳輸過(guò)程中幾乎沒(méi)有什么失真, 因此這種時(shí)鐘就無(wú)需源端或終端匹配就獲得了比較好的傳輸性能。因此，我們要給時(shí)鐘信號(hào)加上適合的終端匹配來(lái)改善時(shí)鐘信號(hào)線的傳輸特性，經(jīng)分析計(jì)算，需要在時(shí)鐘接收端339?！ ⊥ㄟ^(guò)以上的分析，我們得出以下結(jié)論：信號(hào)線的長(zhǎng)度對(duì)傳輸質(zhì)量有很大的影響，傳輸質(zhì)量隨著線的長(zhǎng)度增加而變差，對(duì)于過(guò)長(zhǎng)的信號(hào)線，應(yīng)該采用需要增加源端匹配或終端匹配的辦法來(lái)改善信號(hào)的傳輸質(zhì)量。之間的傳輸線稱為Aggressor＃1，B到B39。處測(cè)得了信號(hào)波形的存在，這個(gè)信號(hào)就是傳輸線Aggressor＃1和Aggressor＃2對(duì)處于靜態(tài)的Victim所造成的串繞波形?！ ⊥瑯?，我們?nèi)匀灰詧?chǎng)景產(chǎn)生器中的關(guān)鍵網(wǎng)絡(luò)（時(shí)鐘信號(hào)3）為例，對(duì)其增加終端匹配前后的電磁干擾強(qiáng)度進(jìn)行仿真。5 板級(jí)仿真 當(dāng)PCB板上的信號(hào)線基本完成后，在正式投版給PCB制造商之前，通常采用板級(jí)仿真對(duì)整個(gè)系統(tǒng)進(jìn)行檢查，與線仿真一樣，其信號(hào)完整性仿真結(jié)果顯示在示波器中，EMC分析的結(jié)果顯示在頻譜分析儀中。 在這里我們使用板級(jí)仿真對(duì)已經(jīng)完成的場(chǎng)景產(chǎn)生器進(jìn)行了串繞分析，而要進(jìn)行串繞分析，使
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