【正文】 統(tǒng)的設(shè)計(jì)調(diào)試周期大大縮短，一般來(lái)講，同樣的邏輯，基于 CPLD 要比基于單片機(jī)要快很多，因?yàn)樗鼈児ぷ鞯脑硎峭耆煌摹? 使用基于 FPGA 的設(shè)計(jì)方法具有周期短，設(shè)計(jì)靈活，易于修改等明顯的的優(yōu)點(diǎn)。 結(jié)合本課程設(shè)計(jì)是 EDA 課程設(shè)計(jì)并且綜合以上比較的情況，我們選擇基于 CPLD 的交通燈控制電路方案。主要是作為電源濾波，通常使用的為一個(gè)電容和電感組成的 PI 型濾波網(wǎng)絡(luò)，輸出端使用一個(gè)小阻值電阻過(guò)濾信號(hào)。 10 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) JTAG 下載電路 圖33 JTAG 下載電路 由于 CPLD 為非易失器件，一但編程后，其編程數(shù)據(jù)便會(huì)一直保存在芯片內(nèi)，而FPGA 不同的是它為易失性，每次加電時(shí)，配置數(shù)據(jù)都必須重新構(gòu)造，因此必須有適配電路，而 CPLD 不需要，只需將程序下載， Altera 的 CPLD 器件編程文件為 POF 文件，用 MAX 器件的 JTAG 編程連接。 12 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 數(shù)碼管顯示電路 圖 35 交通燈倒計(jì)時(shí)顯示電路 如圖 35 交通燈倒計(jì)時(shí)顯示電路，分別顯示 A、 B 兩方向上的當(dāng)前亮燈的倒計(jì)時(shí)。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（ “在系統(tǒng) ”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。其 電路功能表如圖 51. 表 51 交通燈控制器狀態(tài)轉(zhuǎn)換 A方向 B方向 綠燈 黃燈 左拐燈 紅燈 綠燈 黃燈 左拐燈 紅燈 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 表 51 是交通燈的控制器狀態(tài)轉(zhuǎn)換，從狀態(tài)轉(zhuǎn)換換表中可以看出，每個(gè)方向四盞燈，并不斷循環(huán)：綠燈 — 黃燈 — 左拐燈 — 黃燈 —— 紅燈。// input clk_4M,reset。//200Hz 脈沖分頻計(jì)數(shù)器 17 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) reg clk_1Hz,clk_200Hz。 else begin if(count_1Hz == clk_out_1Hz) begin clk_1Hz = !clk_1Hz 。b1。 count_200Hz = 139。 end end 18 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) endmodule /* 信號(hào)定義與說(shuō)明： CLK： 同步時(shí)鐘； EN： 使能信號(hào)，為 1 的話，則控制器開(kāi)始工作； LAMPA： 控制 A 方向四盞燈的亮 滅；其中， LAMPA0~LAMPA3，分別控制 A 方向的 左拐燈、綠燈、黃燈和紅燈； LAMPB： 控制 B 方向四盞燈的亮滅；其中， LAMPB0 ~ LAMPB3，分別控制 B 方向的 左拐燈、綠燈、黃燈和紅燈； ACOUNT：用于 A 方向燈的時(shí)間顯示， 8 位，可驅(qū)動(dòng)兩個(gè)數(shù)碼管； BCOUNT：用于 B 方向燈的時(shí)間顯示， 8 位，可驅(qū)動(dòng)兩個(gè)數(shù)碼管。 output[7:0] dout。 reg[7:0] ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft。//共陰極碼的變換 input [3:0]din。//0 439。b0010:code = 839。h4f。//4 439。b0110:code = 839。h07。//8 19 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 439。b0000:code = 839。hf9。//2 439。b0100:code = 839。h92。//6 439。b1000:code = 839。h90。b01100101。d5。d15。d5。d30。 counta=1。 end 2: begin numa=aleft。LAMPA=4。 counta=5。 end default: LAMPA=8。end else numa[3:0]=numa[3:0]1。counta=0。 LAMPB=8。 countb=2。 end 3: begin numb=byellow。 LAMPB=1。 countb=0。end else numb[3:0]=numb[3:0]1。tempb=0。wei=439。wei=439。wei=439。wei=439。 endcase endmodule 軟件仿真 Quartus II 是 Altera 的 CPLD/FPGA 集成開(kāi)發(fā)軟件，具有完善的可視化環(huán)境，并具有標(biāo)準(zhǔn)的 EDA 工具接口，基于 Quartus II 進(jìn)行 EDA 設(shè)計(jì)開(kāi)發(fā)的流程如圖 51 所示： 圖 51 Quartus II 設(shè)計(jì)開(kāi)發(fā)流程 設(shè)計(jì)輸入 編譯 仿真與定時(shí)分析 編程 在線測(cè)試 修改設(shè)計(jì) 22 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 在本次實(shí)驗(yàn)中，具體的軟件仿真步驟如下： ⑴ 、啟動(dòng) Quartus II ，新建工程，新建 Verilog HDL 文件，輸入所編程序，以 Verilog HDL 文件中 的文件名命名并保存，再編譯。仿真波形如圖 52 所示。 ah是 A 方向上當(dāng)前亮燈倒計(jì)時(shí)的十位數(shù)的顯示碼 ,al 是方向上當(dāng)前亮燈倒計(jì)時(shí)的個(gè)位數(shù)的顯示碼 ,bh 是 B方向上當(dāng)前亮燈倒計(jì)時(shí)的十位數(shù)的顯示碼 ,bl 是 B 方向上當(dāng)前亮燈倒計(jì)時(shí)的個(gè)位數(shù) 的顯示碼。 （ 5）、 仿真設(shè)計(jì)文件 啟動(dòng) Quartus II \ File \ New 菜單，選擇 other files 中的 vector waveform file。如圖 62 所示。 25 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 7 總結(jié)與體會(huì) 在本次設(shè)計(jì)中，我們完成本系統(tǒng)設(shè)計(jì)的要求及功能。使我們對(duì) EDA 這門(mén)課有了更深刻的認(rèn)識(shí)，對(duì) EDA 技術(shù)有了較深的認(rèn)識(shí)，也從實(shí)踐的例子中去感受到了 EDA 設(shè)計(jì)給我們?cè)O(shè)計(jì)帶來(lái)的改變與進(jìn)步。 26 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 8 致謝 在此次課程 設(shè)計(jì)中，我得到了許多 人的幫助。 通過(guò)這次 課程 設(shè) 計(jì)中老師的耐心指導(dǎo)和講解，我獲得了很大的收獲，我相信這個(gè)階段所學(xué)到的知識(shí)將對(duì)我有很大的用處，這個(gè)階段也將是我生命中充實(shí)的一頁(yè)。在老師們的辛勤指導(dǎo)下，我們小組同學(xué)積極討論和思考，完成本此課程設(shè)計(jì)，此次設(shè)計(jì)， 使我們受益匪淺。了解到了通過(guò)對(duì) EDA 設(shè)計(jì)中的TOPDOWN 設(shè)計(jì)方式的運(yùn)用，體會(huì)到了對(duì)于一個(gè)大型系統(tǒng)的設(shè)計(jì)方案選取應(yīng)從頂向下的設(shè)計(jì)思路，這與傳統(tǒng)的至底向上的設(shè)計(jì)方式有很大改進(jìn)，且設(shè)計(jì)效率得到大大提高。設(shè)計(jì)開(kāi)始前我們對(duì)各個(gè)模塊進(jìn)行了詳細(xì)的分析和設(shè)計(jì)準(zhǔn)備工作，設(shè)計(jì)過(guò)程中，我們相互協(xié)調(diào)，積極參在與完成各個(gè)技術(shù)實(shí)現(xiàn)的難點(diǎn)。 圖 65 編程界面 選擇正確的編程電纜線。 （ 6）、 鎖定管腳、編程下載。因?yàn)樵陲@示部分為了程序的簡(jiǎn)便，直接是對(duì)亮燈時(shí)間的高位、低位直接操作的。 EN 是 使能信號(hào)，再本次仿真時(shí)給 EN 的始終為高電平。 ⑵ 新建 wvf 文件，設(shè)置“ End Time”為 1000s,“ Grid Size”為 ，添加 Input、Output 到 wvf 文件中并以默認(rèn)名保存文件，仿真波形。end default: wei=439。end 439。end 439。end 439。end end always (posedge clk_200Hz) case(wei) 439。 end end else begin LAMPB=439。 endcase end else begin //倒計(jì)時(shí) if(numb1) begin if(!numb[3:0]) 21 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) begin numb[3:0]=9。 end 5: begin numb=byellow。 countb=4。 LAMPB=2。 end 1: begin numb=byellow。end end always (posedge clk_1Hz) //該進(jìn)程控制 B 方向的四種燈 begin if (EN) begin if(!tempb) begin tempb=1。 end end else begin LAMPA=439。b1001。LAMPA=4。 end 4: begin numa=ared。 counta=3。LAMPA=4。 case(counta) //控制亮燈的順序 20 西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 0: begin numa=agreen。d15。d65。d40。d55。b01000000。//8 439。hf8。b0110:code = 839。//4 439。hb0。b0010:code = 839。//0 439。h6f。b1000:code = 839。//6 439。h6d。b0100:code = 839。//2 439。h06。b0000:code = 839。 clk_4M_1hz_200hz(.clk_4M(clk_4M),.reset(reset),.clk_1Hz(clk_1Hz),.clk_200Hz(clk_200Hz))。 reg[2:0] counta,countb。 input EN。end else