【正文】 C：記憶單元 C W Z T T：控制門管 Z：字線 W：位線 18 （ 2）定義 （ 4）保持 寫入： Z加高電平， T導(dǎo)通， 在 W上加高 /低電平，寫 1/0。 讀出： W、 W先預(yù)充電至 再根據(jù) W、 W上有無(wú)電流， 高電平，斷開充電回路， 讀 1/0。 讀寫時(shí)序 見教材 P182圖 49（ a）（ b） 描述了存儲(chǔ)器正常工作，即數(shù)據(jù)被讀出或?qū)懭霑r(shí)所需的地址、數(shù)據(jù)以及相應(yīng)的控制信號(hào)之間的時(shí)序關(guān)系。列譯碼電路，對(duì) A9A2A1A0譯碼產(chǎn)生 16根列選信號(hào)，每根列選線同時(shí)連接 4個(gè)記憶單元的位線（ w ，w），因而列向是 4位一組，即一個(gè)存儲(chǔ)單元由 4位組成，共16組。這樣的64 16的 1024個(gè)位單元矩陣有 4個(gè)。 9 10 2 SRAM芯片結(jié)構(gòu) 位片式結(jié)構(gòu)芯片 若地址碼為 16位， X、 Y方向各用 8位地址碼進(jìn)行譯碼，則可控制選擇2? 2?=256 256中的任意一個(gè)記憶單元。 Vcc T3 T1 T4 T2 T5 T6 Z W W 導(dǎo)通，選中該單元。 功耗較小 ,容量大 ,速度較快 ,作主存。 計(jì)算方法： 帶寬 =每個(gè)存取周期訪問位數(shù) /存取周期。 存儲(chǔ)器的可靠性 (reliability)：平均無(wú)故障時(shí)間 性能價(jià)格比 (cost performance) 5 6 5 、存儲(chǔ)器帶寬 (Memory Bandwith)： 單位時(shí)間里存儲(chǔ)器所存取的信息量。 按功能 /容量 /速度分類 ①寄存器型存儲(chǔ)器，位于 CPU內(nèi)部，容量小速度快 ② Cache ③ 主存 ④輔存（ Auxiliary Storage) 按工作性質(zhì) /存取方式分類 ① RAM（ RandomAccess Memory） ② ROM（ ReadOnly Memory） ③ SAM（ SerialAccess Memory） ④ DAM（ DirectAccess Memory) 3 主存 4 主存儲(chǔ)器組成結(jié)構(gòu)框圖 主存儲(chǔ)器性能指標(biāo) 存儲(chǔ)容量（ Capacity ）：存儲(chǔ)單元總?cè)萘俊? 主存 存儲(chǔ)容量相對(duì)較大，速度相對(duì) CPU及 Cache而言較慢，且是程序員直接操作可非透明訪問的存儲(chǔ)器，它是存放可運(yùn)行程序的主要部件。 外存 大容量且速度較快的存儲(chǔ)器，它不能與 CPU直接交換信息，需借助于接口部件實(shí)現(xiàn)數(shù)據(jù)交換。 存儲(chǔ)容量 =存儲(chǔ)單元個(gè)數(shù) 存儲(chǔ)字長(zhǎng) 存儲(chǔ)速度 ?存儲(chǔ)周期（ Memory Cycle Time） TMC：主存連續(xù)兩次讀或?qū)懖僮髦g最短的間隔時(shí)間。體現(xiàn)數(shù)據(jù)傳輸速率技術(shù)指標(biāo) （位 /秒，字節(jié) /秒）。 如存取周期為 500ns，每個(gè)存取周期可訪問 16位，則它的帶寬為 32M位 /s 半導(dǎo)體存儲(chǔ)器 工藝 雙極型 MOS型 TTL型 ECL型 速度很快、 功耗大、 容量小 電路結(jié)構(gòu) PMOS NMOS CMOS 功耗小、 容量大 工作方式 靜態(tài) MOS 動(dòng)態(tài) MOS 存儲(chǔ)信息原理 靜態(tài)存儲(chǔ)器 SRAM 動(dòng)態(tài)存儲(chǔ)器 DRAM （雙極型、靜態(tài) MOS型）： 依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲(chǔ)信息。 （靜態(tài) MOS除外） 7 靜態(tài) MOS存儲(chǔ)單元與存儲(chǔ)芯片 （ 1）組成 T T3： MOS反相器 Vcc 觸發(fā)器 T3 T1 T4 T2 T T4： MOS反相器 T5 T6 T T6：控制門管 Z Z：字線， 選擇存儲(chǔ)單元 位線， 完成讀 /寫操作 W W W、 W： （ 2）定義 “0”： T1導(dǎo)通， T2截止； “1”： T1截止， T2導(dǎo)通。 寫入： 在 W、 W上分別加 讀出： 根據(jù) W、 W上有無(wú) 電流，讀 1/0。 11 Intel2114SRAM芯片結(jié)構(gòu) 半字片式結(jié)構(gòu)芯片 10位地址碼可控制選擇 2185。即每選中一個(gè)地址單元就會(huì)有 4個(gè)記憶單元被選中。 例：當(dāng) A9……A0=00……01時(shí) A8~A3=000000（ X） A9A2A1A0=0001（ Y） 則在存儲(chǔ)體中選中 X0與 Y1相交的 4個(gè)記憶單元。 13 RAM 讀寫時(shí)序 ? Intel 2114 SRAM的讀時(shí)序 TRC： 讀周期 TA： 讀出時(shí)間 Tco： 從片選有效到輸出數(shù)據(jù)穩(wěn)定所需時(shí)間 Tcx： 片選有效到輸出有效（不一定穩(wěn)定）所需的時(shí)間 TOTD： 片選無(wú)效到輸出數(shù)據(jù)維持的時(shí)間 TOHA： 地址改變后輸出數(shù)據(jù)的維持時(shí)間 A ddDataCST RCT AT CXT O T DT O HAT CO14 RAM 讀寫時(shí)序 ? Intel 2114 SRAM的寫時(shí)序 TWC： 寫周期 TAW： 寫周期滯后時(shí)間； TW： 寫入時(shí)間； TWR： 寫恢復(fù)時(shí)間 TDW： 從寫入數(shù)據(jù)有效到寫信號(hào)撤銷所需的時(shí)間 TDH： 從寫信號(hào)撤銷到寫入數(shù)據(jù)維持所需的時(shí)間（ TWR TDH） TDTW： 從寫信號(hào)有效到輸出數(shù)據(jù)（上一次讀出）失效的時(shí)間 地址端： 2114（ 1K 4） 1 9 10 18 A6 A5 A4 A3 A0 A1 A2 CS GND Vcc A7 A8 A9 D0 D1 D2 D3 WE A9～ A0（入） 數(shù)據(jù)端： D3～ D0（入 /出） 控制端： 片選 CS = 0 選中芯片 = 1 未選中芯片 寫使能 WE = 0 寫 = 1 讀 電源、地 2114對(duì)外引 腳 16 動(dòng)態(tài) MOS存儲(chǔ)單元與存儲(chǔ)芯片 （ 1）組成 T T2：記憶管 C C2：柵極電容 T T4：控制門管 Z：字線 位線 W、 W： （ 2）定義 “0”： T1導(dǎo)通， T2截止 “1”： T1截止， T2導(dǎo)通 T1 T2 T3 T4 Z W W C1 C2 （ C1有電荷， C2無(wú)電荷）； （ C1無(wú)電荷， C2有電荷）。 Z： 加低電平， T T4截止，該單元未選中，保持原狀態(tài)。 讀出： W先預(yù)充電， 根據(jù) W線電位的變化，讀 1/0。 “0”： C無(wú)電荷，電平 V0（低） C W Z T “1”： C有電荷，電平 V1（高） （ 3）工作 Z加高電平， T導(dǎo)通， 19 20 MOS存儲(chǔ)芯片 Intel 2164（ 4164） DRAM芯片 (P186) 寄 Intel 2164（ 4164） DRAM芯片 (P186) ① 存儲(chǔ)體 256 256 分為 4個(gè) 128 128分體結(jié)構(gòu) ② 譯碼器，雙譯碼 A7~A0中 A6~A0選擇 128行， A7選擇兩組中的一組。 ④ 對(duì)外引腳見教材 P186圖 413 ⑤ 時(shí)序見教材 P188圖 414（ a）（ b） 21 MOS存儲(chǔ)芯片 地址端： 2164（ 64K 1） 1 8 9 16 GND CAS Do A6 A3 A4 A5 A7 A7～ A0（入） 數(shù)據(jù)端： Di（入） 控制端： 片選 寫使能 WE = 0 寫 = 1 讀 電源、地 空閑 /刷新 Di WE RAS A0 A2 A1 Vcc 分時(shí)復(fù)用，提供 16位地址。平時(shí)無(wú)電源 供電，時(shí)間一長(zhǎng)電容電荷會(huì)泄放，需定期向電容 補(bǔ)充電荷，以保持信息不變。 非破壞性讀出 的動(dòng)態(tài) M，需補(bǔ)充電荷以保持原來的信息。 對(duì)主存的訪問 由 CPU提供行、列地址，隨機(jī)訪問。 （ 1）集中刷新 R/W 刷新 R/W 刷新 2ms 50ns （ 2）分散刷新 各刷新周期分散安排在存取周期中。 每隔一段時(shí)間刷新一行。 ?工作時(shí)，加入正常電路。 ?擦除時(shí)，用紫外線照射， FAMOS聚集在 G極上的電子獲得能量，越過隔離層泄漏， FAMOS恢復(fù)截止?fàn)顟B(tài)。 ?若使 VG為負(fù)電壓，強(qiáng)使第一級(jí)浮空柵極的電子散失，即擦除。 特征：字片式結(jié)構(gòu)，每個(gè)存儲(chǔ)單元字長(zhǎng)為 8位，即 1個(gè)字節(jié)。 37 38 例 1: 1K ? 4的 SRAM存儲(chǔ)芯片構(gòu)造 1K ? 8的存儲(chǔ)器 1K X 4CSA0A1A2A3A4A5A6A7A8A9D0D1D2D3WE1K X 4CSA0A1A2A3A4A5A6A7A8A9D0D1D2D3WED3D2D1D0Data BusA0A1A2A3A4A5A6A7A8A9A ddre s s BusWED7D6D5D439 40 字?jǐn)U展技術(shù) : 存儲(chǔ)器芯片提供的字空間不能滿足整個(gè)存儲(chǔ)空間的字空間要求，但存儲(chǔ)器芯片的位空間滿足要求。 局部譯碼法：利用高位地址線中的幾個(gè)作為片選譯碼器的輸入源信號(hào)。 全局譯碼：除了存儲(chǔ)器芯片本身所需要連接的低位地址碼以外的全部高位地址碼譯碼所產(chǎn)生的邏輯信號(hào)，作為片選信號(hào)的方法。 給出芯片地址分配與片選邏輯 ,并畫出 M框圖。 4片 1K 4 4K 4 2組 4K 4 4K 8 8片 芯片內(nèi)的尋址系統(tǒng) (二級(jí)譯碼 ) 芯片外的 地址分配 與 片選邏輯 為芯片分配哪幾位地址，以便尋找片內(nèi)的存儲(chǔ)單元 由哪幾位地址形成芯片選擇邏輯，以便尋找芯片 存儲(chǔ)空間分配： 4KB存儲(chǔ)器在 16位地址空間（ 64KB）中占據(jù) 任意連續(xù)區(qū)間。地址總線 A15～A0（低）。 共 3片 51 A15A14A13 A12A11 A10A9… A0 0 0 0 0 0 0 …… 0 0 0 0 0 0 1 …… 1 0 0 0 0 1 1 …… 1 0 0 0 1 0 0 1 … 1 0 0 0 0 1 0 …… 0 0 0 0 1 0 0 0 … 0 低位地址分配給芯片，高位地址形成片選邏輯。 若用局部譯碼法，可在高位地址碼 A19~A11 或 A10中，任選 2或 3位作為譯碼輸入信號(hào)源進(jìn)行譯碼，產(chǎn)生片選信號(hào)。 （ 2）讀出 磁頭線圈中不加電流，磁層移動(dòng)。 (1)寫操作 當(dāng)寫線圈中通過一定方向的脈沖電流時(shí)，鐵芯內(nèi)就產(chǎn)生一定方向的磁通。如果我們規(guī)定按圖中所示電流方向?yàn)閷憽?1 ”，那么寫線圈里通以相反方向的電流時(shí)即為寫“ 0”。不同極性的磁化元在鐵芯里的方向是不同的。這樣，不同方向的感應(yīng)電勢(shì)經(jīng)讀出放大器放大鑒別，就可判知讀出的信息是“ 1”還 是“