基于fpga的頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)數(shù)字電子技術(shù)課程設(shè)計(jì)-wenkub
2023-02-02 16:13:45 本頁面
【正文】 放大整形電路放大部分同方案一，整形部分是由555構(gòu)成的施密特整形電路。三極管構(gòu)成的放大器將輸入頻率為fx 的周期信號如正弦波、三角波進(jìn)行放大。當(dāng)系統(tǒng)工作時(shí)，四個(gè)數(shù)碼管所顯示數(shù)據(jù)乘以檔位即使所測量的方波的頻率。五部分功能模塊中，分頻模塊完成對于預(yù)測試的方波進(jìn)行分頻，輸出四路分別為原方波頻率的1倍，1/10倍，1/100倍，1/1000倍頻率的方波，分頻后的四路方波信號送入第二功能模塊，即位選模塊，此模塊完成四個(gè)檔位的設(shè)計(jì)功能，選擇一路輸出，送入到計(jì)數(shù)模塊當(dāng)中，系統(tǒng)的時(shí)鐘頻率需要經(jīng)過時(shí)鐘模塊進(jìn)行分頻得到，計(jì)數(shù)結(jié)果即為相應(yīng)檔位下的數(shù)值，然后經(jīng)過BCD碼轉(zhuǎn)換模塊轉(zhuǎn)換為四位BCD碼輸出，到此，整個(gè)系統(tǒng)功能設(shè)計(jì)完成。圖3 系統(tǒng)原理圖系統(tǒng)原理圖如圖3示，其實(shí)現(xiàn)過程為：欲測試的方波信號首先通過分頻模塊，產(chǎn)生10倍，100倍，1000倍及本來方波信號共四路方波信號，四路信號送入位選功能模塊，通過四個(gè)輸入按鍵控制經(jīng)過分頻處理后的四路方波的選擇，此兩個(gè)模塊即實(shí)現(xiàn)四個(gè)測試檔位的功能。實(shí)現(xiàn)方法靈活，調(diào)試方波，修改容易。 為適應(yīng)實(shí)際工作的需要，本文在簡述頻率測量的基本原理和方法的基礎(chǔ)上，提供一種基于FPGA的頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)過程，用VHDL在CPLD器件上實(shí)現(xiàn)一種8 b數(shù)字頻率計(jì)測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進(jìn)行測量。頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時(shí)，造成測量誤差、可靠性差。20摘 要VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于1982年，是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。隨著復(fù)雜可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL語言。具有體積小、可靠性高、功耗低的特點(diǎn)。 經(jīng)比較本設(shè)計(jì)采用了方案二。該模塊所選擇的方波信號送入計(jì)數(shù)模塊，從而得到輸入方波的信號頻率，然后送入最后的BCD轉(zhuǎn)換模塊，將四位十進(jìn)制數(shù)據(jù)轉(zhuǎn)化成四組4位BCD碼。系統(tǒng)封裝圖如圖所示，其中fb為待測試的方波輸入端，clk為系統(tǒng)時(shí)鐘頻率輸入端，rst為復(fù)位端，k1為頻率計(jì)乘1檔端，k2為頻率計(jì)乘100檔，k3為頻率計(jì)乘1000檔。 外圍電路模塊對信號的放大功能由三極管構(gòu)成放大電路來實(shí)現(xiàn)，對信號整形的功能由施密特觸發(fā)器來實(shí)現(xiàn)。將電源電壓設(shè)為5V,當(dāng)輸入信號幅值比較大時(shí)，會出現(xiàn)線性失真，將放大后的波形幅度控制在5V以內(nèi)。電路圖如圖4所示。通過定義一個(gè)變量，以方波為時(shí)鐘進(jìn)行計(jì)數(shù)，該系統(tǒng)需要乘1檔，乘10檔，乘100檔，乘1000檔，即進(jìn)行10倍，100倍，1000倍的分頻，則需要程序中計(jì)數(shù)器計(jì)分別計(jì)數(shù)到5，50，500時(shí)對四路輸出信號進(jìn)行邏輯非運(yùn)算。 位選模塊 該部分程序包含復(fù)位端（rst），其中四個(gè)輸入信號ai，bi，ci，di分別接分頻程序的四路分頻后的方波信號，通過四個(gè)開關(guān)控制端k1，k2，k3，k4分別選擇輸出信號的選擇，例如若k1為高電平，則fb0等于ai的輸入信號。復(fù)位信號在前端有一正脈沖，即當(dāng)為高電平時(shí)，所有的輸出信號皆為低電平。此部分為計(jì)數(shù)部分輸入時(shí)鐘信號，作為頻率測量的基準(zhǔn)信號。需要說明的是，此處所得到的測量結(jié)果為頻率計(jì)選擇檔位后的值，即輸出的頻率需要乘以檔位，最終所得到數(shù)據(jù)才為所測量方波的頻率值。輸出信號g5為超量程警告，q為計(jì)數(shù)得到頻率數(shù)值。由于仿真所限。該部分程序中也包括系統(tǒng)復(fù)位功能的實(shí)現(xiàn)。用四個(gè)數(shù)碼管分別表示千位，百位，十位，個(gè)位，再乘以相應(yīng)檔位，即可得到頻率計(jì)的測量數(shù)值如圖14所示： 圖 14 頻率計(jì)程序封裝圖圖15 BCD碼程序仿真圖封裝圖中qi為經(jīng)過分頻后的方波計(jì)數(shù)得到的數(shù)據(jù)，為0～9999范圍內(nèi)的整型數(shù)據(jù)，dddd4為四位BCD碼，分別表示十進(jìn)制數(shù)的千位、百位、十位、個(gè)位的數(shù)值。同樣，當(dāng)qi值為4561時(shí)，四位BCD，碼顯示4，5，6，1，其中當(dāng)rst出現(xiàn)一個(gè)正脈沖時(shí)，d1，d2，d3，d4再次置零，當(dāng)rst恢復(fù)低電平時(shí)，繼續(xù)顯示6和1。圖212為頂層文件仿真圖。仿真時(shí)設(shè)定了復(fù)位參數(shù)，由圖中可看出當(dāng)復(fù)位信號rst為高電平時(shí)，所有的輸出都會置零或變?yōu)榈碗娖?，可?shí)現(xiàn)總體復(fù)位功能。系統(tǒng)時(shí)鐘引腳應(yīng)鎖定為左側(cè)clk2引腳（54），預(yù)測方波fb鎖定右側(cè)clk1引腳（126）。該頻率計(jì)包括四個(gè)檔位，具有記憶功能，擁有一個(gè)整體的復(fù)位控制。其間，我們亦遇到許多問題，諸如整個(gè)系統(tǒng)核心模塊計(jì)數(shù)過程的實(shí)現(xiàn)，時(shí)鐘頻率的設(shè)定，將整形數(shù)據(jù)轉(zhuǎn)換成BCD碼顯示的算法等等?，F(xiàn)在對EDA的概念或范疇用得很寬。所以，EDA課程的學(xué)習(xí)對于我們自身素質(zhì)和能力的提高有十分重要的積極作用，應(yīng)該很認(rèn)真的學(xué)習(xí)。附錄：完整程序程序library ieee。 k1,k2,k3,k4:in std_logic。architecture bhv of plj issignal h0,h1,h2,h3:std_logic。 ao,bo,co,do:buffer std_logic)。 g1,g2,g3,g4:out std_logic。 clko:buffer std_log
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