eda技術(shù)與應(yīng)用講義第2章第4節(jié)eda設(shè)計(jì)流程及其工具quartusii快速設(shè)計(jì)指南-wenkub
2023-01-27 18:05:27 本頁(yè)面
【正文】 Project File 設(shè) 計(jì) 輸 入 .qpf VHDL Design File .vhd Verilog Design File .v Block Design File .bdf Memory Initialization File .mif Symbol File .sym Quartus II Settings File 指配 .qsf waveform files 仿真 .vwf 主要輸出文件類型（ files type） Programmer Object File 編程文件 .pof SRAM Object File 配置文件 .sof PinOut File 引腳輸出文件（ 可用于核對(duì)硬件連接關(guān)系 ） .pin Quartus II主菜單 編 譯 仿 真 編 程 File菜單 Project菜單 頂層設(shè)計(jì)文件設(shè)置 電源估算文件生成 將設(shè)計(jì)文件加入項(xiàng)目中 Assignments菜單 器件和引腳指配 編譯設(shè)置 Processing菜單－ 啟動(dòng)編譯 啟動(dòng)仿真 Tools菜單－ 器件編程 看 RTL電路圖 許可文件設(shè)置 設(shè)計(jì)輸入 (design input) 1. 設(shè)計(jì)輸入步驟 I. 建立項(xiàng)目文件 FileNew Project Wizard II. 編寫設(shè)計(jì)文件代碼（或者畫出原理圖） FileNewDevice Design Files III. 將設(shè)計(jì)文件加入到項(xiàng)目文件中 ProjectAdd/Remove File in Project 2. VHDL設(shè)計(jì)輸入 3. 原理圖設(shè)計(jì)輸入 VHDL設(shè)計(jì)輸入 文件名稱 必須和 ENTITY名 一致 原理圖設(shè)計(jì)輸入 元件符號(hào)調(diào)入 生成符號(hào)塊 繪制節(jié)點(diǎn)連線 繪制節(jié)點(diǎn)總線連接 繪制導(dǎo)線工具 粘連（移動(dòng)） 線段選中 原理圖設(shè)計(jì)輸入：符號(hào)調(diào)入 按下 mouse右鍵－ 原理圖設(shè)計(jì)輸入：符號(hào)調(diào)入（續(xù)前） 庫(kù)符號(hào) 符號(hào)文件也可以是？ 1. VHDL代碼得到??！ 2. 如何 將 VHDL設(shè)計(jì)文件 變成
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