基于sopc的數字鐘設計論文-wenkub
2022-10-17 22:33:25 本頁面
【正文】 極型七段數碼管。 （ 1） 數字鐘的秒計數器（用 FPGA 實現(xiàn)）； （ 2） 數字鐘的分計數器（用 FPGA 實現(xiàn)）； （ 3） 數字鐘的小時計數器（用 FPGA 實現(xiàn)）； （ 4） NIOS 的中斷設計； （ 5） 0NIOS 讀取數字鐘的秒、分、小時的數據； （ 6） NIOS 顯示數字鐘的秒、分、小時的內容。 SOPC 設計包含 FPGA 設計、 NIOS 設計兩大部分，其中首先用 FPGA 實現(xiàn)數字鐘的秒的個位、秒的十位、分的個位、分的十位、小時的計數，然后設計 NIOS，設計完后，把硬件和軟件下載到試驗箱里，實現(xiàn)在試驗箱的數碼管上顯示數字鐘的秒、分、小時。 關鍵詞： SOPC、數字鐘、數碼管 SOPC 是 Altera 公司提出的一種靈活、高效的片上系統(tǒng)設計方案。 數字鐘的原理 ： 數字鐘的秒是 60進制，分是 60進制，小時是 24 進制。其單個靜態(tài)數碼管如下圖 31 所示。八個數碼管的 a、 b、 c、 d、 e、 f、 g、 h、dp 都連在了一起， 8 個數碼管分別由各自的位選信號來控制，被選通的數碼管顯示數據，其余關閉 數據。在 QuartusII中打開 SOPC Builder ,設計 CPU,然后通過 NIOS IDE 編寫 C語言，實現(xiàn)七段碼顯示。當 K1 撥到低電平時，輸出信號 CLK_1hz 為 1HZ 的時鐘信號。進程PROCESS(RST,CLK_1HZ)功能是實現(xiàn)秒計 數，進程 PROCESS(RST,COUT1)實現(xiàn)分計數，進程 PROCESS(RST,COUT2)實現(xiàn)小時計數。 (4) 設計 CPU， ① 在 Quartue II 集成開發(fā)軟件環(huán)境中選擇 TOOLS 菜單下的 SOPC Builder 4 選項或者點選快捷按鈕來啟動 SOPC Builder。還有一個輸入作為中斷輸入，接 1hz 的脈沖，脈沖上升沿到時，響應中斷， CPU 讀取秒個位、秒十位、分個位、分十位、小時個位、小時十位。 添加管理 CPU 外設的總線橋 ④ 指定基地址和中斷優(yōu)先級。 (6) 將各模塊的線連接起來，綁定引腳，編譯。；中斷函數Button_ISR_Init(void)；讀取秒個位、秒十位、分個位、分十位、小時個位、小時十位的函數 read_in(void)；在主函數中區(qū)調用這些函數和添加位選功能。 USE 。 END fenpin。139。EVENT AND CLK=39。 ELSE COUNT:=COUNT+1。 END PROCESS。 USE 。 MIAOSHI:OUT INTEGER RANGE 5 DOWNTO 0。 SHISHI:OUT INTEGER RANGE 2 DOWNTO 0。 SIGNAL M2:INTEGER RANGE 5 DOWNTO 0。 SIGNAL S2:INTEGER RANGE 2 DOWNTO 0。 BEGIN PROCESS(RST,CLK_1HZ) BEGIN IF RST=39。 ELSIF CLK_1HZ39。 ELSIF M1=9 THEN M1=0。COUT=39。139。 END IF。 END PROCESS。 F2=0。 THEN IF F19 THEN F1=F1+1。039。 END IF。 FENSHI=F2。 THEN S1=0。139。COUT3=39。139。 SHIGE=S1。 Nios 程序如下： include include include include sys/ static void Button_ISR_Init(void)。 //譯碼 static void read_in(void)。 yima(miaogewei)。 yima(miaoshiwei)。 9 IOWR_ALTERA_AVALON_PIO_DATA(DEL_BASE,5)。 IOWR_ALTERA_AVALON_PIO_DATA(DEL_BASE,4)。 IOWR_ALTERA_AVALON_PIO_DATA(DEL_BASE,3)。 //第
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