【正文】 AL M2:INTEGER RANGE 5 DOWNTO 0。 END PROCESS。 END fenpin。 添加管理 CPU 外設(shè)的總線橋 ④ 指定基地址和中斷優(yōu)先級。當 K1 撥到低電平時，輸出信號 CLK_1hz 為 1HZ 的時鐘信號。 數(shù)字鐘的原理 ： 數(shù)字鐘的秒是 60進制，分是 60進制，小時是 24 進制。在實驗系統(tǒng)中使用的是兩個四位一體、共陰極型七段數(shù)碼管。在設(shè)計 shizhong 這個模塊時，我用了三個進程，PROCESS(RST,CLK_1HZ) ， PROCESS(RST,COUT1) ， PROCESS(RST,COUT2) 。因為 SRAM 的管腳 D20 與 FPGA 的 NCEO 共用一個 IO，我們要將這個 IO 設(shè)置成一個用戶 IO。 BEGIN IF RST=39。 USE 。 SIGNAL S1:INTEGER RANGE 4 DOWNTO 0。039。 THEN F1=0。 FENGE=F1。COUT3=39。 while(1) { read_in()。 yima(fenshiwei)。 break。 break。//清除中斷標志寄存器 } static void Button_ISR_Init(void) { void *pEdge_Capture = (void *)amp。 //保存中斷標志寄存器 *edge_capture_ptr = IORD_ALTERA_AVALON_PIO_EDGE_CAP(ENT_BASE)。 break。 IOWR_ALTERA_AVALON_PIO_DATA(DEL_BASE,0)。 yima(fengewei)。 //初始化中斷 static void yima(int in)。 IF S22 THEN S2=S2+1。139。 MIAOSHI=M2。 THEN IF M19 THEN M1=M1+1。 ARCHITECTURE ONE OF shizhong IS SIGNAL M1:INTEGER RANGE 9 DOWNTO 0。 CLK_1HZ=CQ。 CLK_1HZ:OUT STD_LOGIC)。 添加外部靜態(tài)存儲器 SRAM,用于存儲執(zhí)行代碼、程序、數(shù)據(jù)。當 K1 撥到高電平時，輸出信號 CLK_1hz 一直為低電平。 （ 1） 數(shù)字鐘的秒計數(shù)器（用 FPGA 實現(xiàn)）； （ 2） 數(shù)字鐘的分計數(shù)器（用 FPGA 實現(xiàn)）； （ 3） 數(shù)字鐘的小時計數(shù)器（用 FPGA 實現(xiàn)）； （ 4） NIOS 的中斷設(shè)計； （ 5） 0NIOS 讀取數(shù)字鐘的秒、分、小時的數(shù)據(jù)； （ 6） NIOS 顯示數(shù)字鐘的秒、分、小時的內(nèi)容。其單個靜態(tài)數(shù)碼管如下圖 31 所示。進程PROCESS(RST,CLK_1HZ)功能是實現(xiàn)秒計 數(shù)，進程 PROCESS(RST,COUT1)實現(xiàn)分計數(shù)，進程 PROCESS(RST,COUT2)實現(xiàn)小時計數(shù)。 (6) 將各模塊的線連接起來，綁定引腳，編譯。139。 USE 。 SIGNAL S2:INTEGER RANGE 2 DOWNTO 0。COUT=39。 F2=0。 FENSHI=F2。139。 yima(miaogewei)。 IOWR_ALTERA_AVALON_PIO_DATA(DEL_BASE,3)。 case 1 : out=0x06。 case 9 : out=0x6f。Edge_Capture。 } static void Button_Irq_Handler(void *context, alt_u32 id) { volatile int *edge_capture_ptr = (volatile int *) context。 case 6 : out=0x7d。 yima(shishiwei)。 //數(shù)碼管顯示橫桿 usleep(3000)。 static void Button_ISR_Init(void)。 ELS