【正文】 /*******************************/ wire Ready_Sig。 output lcd_ud。 output[5:0]lcd_out_rgb_b。 input [7:0]AD_DB。）（ 3dB 是指比峰值功率小 3dB，也就是頻譜的一半的頻率帶寬） 4. 可以在 5V到 24V的范圍內(nèi)供電 5. 單電源供電，軌到軌輸出 6. 最大 7. 供電電流為 8. 可以用于視頻應(yīng)用 9. 灌電流最高 30mA 10. 適用于光電二極管的前置放大器 應(yīng)用原理圖： 8 位高速 AD 轉(zhuǎn)換器： AD9280 積分型 AD 的轉(zhuǎn)換時(shí)間是毫秒級(jí)屬低速 AD，逐次比較型 AD 是微秒級(jí)屬中速 AD，全并行 /串并行型 AD 可達(dá)到納秒級(jí)。 Cyclone IV FPGA系列 20xx年推出， 60nm 工藝，面向?qū)Τ杀久舾械拇笈繎?yīng)用，幫助您滿足越來越大的帶寬需求，同時(shí)降低了成本。 *StrtratixV為 altera目前的高端產(chǎn)品，采用 28nm工藝，提供了 28G的收發(fā)器件，適合高端的 FPGA產(chǎn)品開發(fā)。該芯片適合高端應(yīng)用。 *CycloneII： Cyclone的下一代產(chǎn)品， 20xx年開始推出， 90nm 工藝， 內(nèi)核供電，屬于低成本 FPGA ，性能和 Cyclone 相當(dāng)，提供了硬件乘法器單元 簡評(píng)：剛剛推出的新一代低成本 FPGA，目前市場零售還不容易買到，估計(jì)從 20xx年年底開始，將逐步取代 Cyclone 器件，成為 Altera 在中低 FPGA 市場中的主力產(chǎn)品。 專家設(shè)計(jì)服務(wù) Altera 的主流 FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如 Cyclone， CycloneII；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如 Startix， StratixII 等，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 全面內(nèi)嵌的軟件開發(fā)工具 二、所用的硬件介紹 液晶屏 TFT : AT070TN83 我們所使用的液晶屏是 7 寸的，分辨率為 800*3（ RGB） *480， RGB 三色， 6 位深度 兩種顯示模式：一種是同步模式，一種是 DE 模式 液晶屏內(nèi)部等效電路 同步模式下的時(shí)序（ 輸入信號(hào)的特點(diǎn) ）： 1. 時(shí)鐘周期 25 納秒 2. 時(shí)鐘頻率 40M 赫茲 3. 最小高電平與低電平的寬度為 8ns 4. 水平同步信號(hào)周期為 1056 個(gè)時(shí)鐘周期 5. 水平同步信號(hào)寬度為 1 個(gè)時(shí)鐘周期 6. 水平同步信號(hào)后沿寬度為 45 個(gè)時(shí)鐘周期 7. 水平同步信號(hào)與其后沿的周期和為 46 個(gè)時(shí)鐘周期 8. 水平有效數(shù)據(jù)寬度為 800 個(gè)時(shí)鐘周期 9. 時(shí)鐘上升下降時(shí)間最多 3 納秒 10. 垂直同步信號(hào)周期為 635 個(gè)水平同步信號(hào)周期 11. 垂直同步脈沖寬度為 1 個(gè)水平 同步信號(hào)周期 12. 垂直同步后沿寬度為 22 個(gè)水平同步信號(hào)周期 13. 垂直有效數(shù)據(jù)寬度為 480 個(gè)水平同步信號(hào)周期 14. 數(shù)據(jù)建立時(shí)間至少為 5 納秒 15. 數(shù)據(jù)保持時(shí)間至少為 10 納秒 FPGA 芯片： Cyclone IV E: EP4CE6F17C8 Altera 公司簡介 Altera 公司是世界上 “可編程芯片系統(tǒng) ”（ SOPC）解決方案倡導(dǎo)者。 基于 FPGA 的頻譜分析儀的制作 隊(duì)員 ： 余梟昆、徐嵩、張杰 一、 簡要概述 本系統(tǒng)由 PLL模塊、液晶同步模塊、顯示模塊、 AD 模塊、數(shù)據(jù)緩沖模塊、按鍵模塊、 FFT模塊以及 2 個(gè) RAM（波形 RAM 和頻譜 RAM）和 1 個(gè) ROM（用于存儲(chǔ)網(wǎng)格數(shù)據(jù)）組成。 Altera 結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識(shí)產(chǎn)權(quán)（ IP）和技術(shù)服務(wù)，在世界范圍內(nèi)為 14,000 多個(gè)客戶提 供 高 質(zhì) 量 的 可 編 程 解 決 方 案 。 最 佳 的 IP 內(nèi)核 在 性 能 可 以 滿 足 的 情 況 下 ， 優(yōu) 先 選 擇 低 成 本 器 件 。 * Stratix ： altera大規(guī)模高端 FPGA,20xx年中期推出， 工藝， 供電。隨著 20xx年新一代 StratixII 器件 的推出，將被 StratixII 逐漸取代。 Cyclone IV品牌簡介 Altera 公司 FPGA系列知名品牌系列： Cyclone（颶風(fēng) ）： Altera 中等規(guī)模 FPGA， 20xx 年推出， , 內(nèi)核供電，與 Stratix結(jié)構(gòu)類似，是一種低成本 FPGA系列 ，是目前主流產(chǎn)品，其配置芯片也改用全新的產(chǎn)品。 CycloneV FPGA 系列 20xx 年推出， 28nm 工藝，實(shí)現(xiàn)了業(yè)界最低的系統(tǒng)成本和功耗，其性能水平使得該器件系列成為突出您大批量應(yīng)用優(yōu)勢的理想選擇。 特點(diǎn)： 3V的供電下，功耗為 95 毫瓦 32M 次 芯片內(nèi)部原理框圖： 管腳圖： 管腳說明： 芯片原理圖： 8 位 DA 轉(zhuǎn)換器： AD9708 特點(diǎn)： 秒鐘 125M 的采樣率 的精度為 8 位 功能框圖： 應(yīng)用電路圖： 三、 設(shè)計(jì)、仿真與驗(yàn)證 仿真時(shí)序圖 RTL 級(jí)信號(hào)傳輸視圖 data_fifo 模塊 門級(jí)視圖 編程界面 四、 程序 頂層模塊 module tft_top ( CLK,RSTn,AD_DB,AD_CLK, lcd_out_vs,lcd_out_hs,lcd_out_clk, lcd_out_rgb_r,lcd_out_rgb_g,lcd_out_rgb_b, lcd_ud,lcd_lr,lcd_mode,lcd_pwm )。 output AD_CLK。 output lcd_out_vs。 output lcd_lr。 wire [7:0]Rom_Addr。 wire [255:0]Ram_wave_Data。 wire [255:0]Spect_Data。 wire Spect_wren。 rom_grid U3 ( .address(Rom_Addr), .clock(CLK_40Mhz), .q(Rom_Data) )。 ad U7 ( .CLK(CLK_40Mhz), .AD_IN(AD_DB), .AD_CLK(AD_CLK), .AD_OUT(AD_Data) )。 input Ready_Sig。 input [255:0]Ram_wave_Data。 output [7:0]Ram_wave_Addr。 output[5:0]Blue_Sig。 /*output lcd_out_de。amp。d112。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) n1 = 839。 Column_Addr_Sig 95 amp。 else n1 = 839。b0。amp。b1。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) m2 = 839。 Row_Addr_Sig 111 amp。 reg [7:0]n2。amp。d448。 always ( posedge CLK or n