【正文】 0(dh 對稱的無限長序列，是系統(tǒng)的單位脈沖響應(yīng)，這說明系統(tǒng)是非因果的，在物理上不可實現(xiàn)。級聯(lián)型的最大特點是可以分別獨立調(diào)整每個子系統(tǒng)的零點之值，當(dāng)需要精確控制濾波器的零點位置時，往往采用這種結(jié)構(gòu) [5]。 x ( n )1?z1?z1?z1?z1?zh ( 1 ) h ( 2 )h ( N / 2 )y ( n ) 圖 23 直接型的改進(jìn) 由于 )(nh 關(guān)于 2/)1( ?? Nn 對稱，我們可以將經(jīng)過延時環(huán)節(jié)的位置關(guān)于2/)1( ?N 對稱的數(shù)據(jù)預(yù)先相加，然后可以再乘以相應(yīng)的濾波器系數(shù)進(jìn)行累加得到最終的輸出結(jié)果。對于直接型結(jié)構(gòu)來說，一個長度為 N的 FIR 濾波器，每產(chǎn)生一個輸出數(shù)據(jù)，要經(jīng)過 N 次乘法，N1次加法。 FIR 濾波器的優(yōu)點是軟硬件實現(xiàn)結(jié)構(gòu)簡單，不用考慮系統(tǒng)的穩(wěn)定性問題；缺點是實現(xiàn)較高性能的頻率響應(yīng)需要較高的濾波器階數(shù)。一個線形時不變因果濾波器可表示為： ??? ?? 10 )()( Nn nznhzH (22) 其中 N為 h(n)的長度，即濾波器的長度。 數(shù)字濾波器簡介 一個簡單的數(shù)字濾波系統(tǒng)如圖 21所示。所以如何減小查找表的規(guī)模成為尚待解決的問題。 采用現(xiàn)場可編程門陣列 FPGA 來實現(xiàn) FIR 數(shù)字濾波器，既兼顧 ASIC 器件 (固定功能 DSP 專用芯片 )的實時性、又具有 DSP 處理器的靈活性 。 二者相比，固定功能的 DSP 專用器件可以提供很好的實時性能，但其靈活性差，研發(fā)周期長，難度也比較大； DSP 處理器的成本低且速度較快，靈活性好，但由于軟件算法在執(zhí)行時的順序性，限制了它在 高速和實時系統(tǒng)中的應(yīng)用。它主要數(shù)字運(yùn)算單元是一個乘累加器(Multiplyaccumulator MAC)，能夠在一個機(jī)器周期內(nèi)完成一次乘累加運(yùn)算，配有適合于信號處理的指令，具備獨特的循環(huán)尋址和倒序?qū)ぶ纺芰?。利用計算機(jī)的存儲器、運(yùn)算器和控制器把濾波所要完成的運(yùn)算編成程序通過計算機(jī)來執(zhí)行，軟件可由使用者自已編寫，也可以使用現(xiàn)成的。就小位寬來說， AD算法設(shè)計的 FIR 濾波器的速度可以顯著的超過基于 MAC的設(shè)計。如果每一位的運(yùn)算需要一個時鐘周期的話，這個乘法器需要 16 個時鐘周期才能計算出正確結(jié)果，這就意味著此類乘法器要完全計算出結(jié)果的延遲必將會很大 【 5】 。 并行乘法雖然速度快，同時占用的硬件資源極大。在這些濾波器中，線性時不變的數(shù)字濾波器是最基本的類型。隨著集成電路技術(shù)的發(fā)展，數(shù)字濾波器性能不斷提高而成本卻不斷降低。經(jīng)過半個多世紀(jì)的發(fā)展，我國濾波器在研制、生產(chǎn)、應(yīng)用等方面已進(jìn)入國際發(fā)展軌道，但由于缺少專門研制機(jī)構(gòu)，加之集成工藝 和材料工業(yè)發(fā)展步伐的緩慢，使得我國在許多新型濾波器的研制和應(yīng)用方面與國外仍有較大的差距 【 2】 。無論是信號的獲取、傳輸，還是信號的處理、轉(zhuǎn)換都離不開濾波技術(shù)。濾波技術(shù)對信號安全可靠和有效靈活的傳遞至關(guān)重要 【 1】 。數(shù)字濾波器是對離散時間信號進(jìn)行濾波處理以得到期望的響應(yīng)特性的離散時間系統(tǒng)。數(shù)字濾波器在語音信號處理、圖像信號處理、醫(yī)學(xué)生物信號處理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用。由于數(shù)字系統(tǒng)可以對延時器加以利用，因此若在數(shù)字濾波器中引入一定程序的非因果性，就可獲得比傳統(tǒng)的因果濾波器更靈活強(qiáng)大的特性。如果濾波器的長度增加，乘法器位數(shù)也將變大，硬件規(guī)模將變得十分龐大。所以位串行乘法器雖然使得乘法器的硬件規(guī)模達(dá)到了最省，但是由于是串行運(yùn)算，使得它的運(yùn)算周期過長，速度與規(guī)模折衷考慮時不是最優(yōu)的。 相對于前兩種方法， DA 算法既可以全并行實現(xiàn)，又可以全串行實現(xiàn)，還可以串并行結(jié)合實現(xiàn)，可以在硬件規(guī)模和濾波器速度之間作適當(dāng)?shù)恼壑校乾F(xiàn)在被研究的主要方法。國內(nèi)外的研究機(jī)構(gòu)、公司已經(jīng)推出了不同語一言的信號濾波處理軟件包。這些特點都非常適合數(shù)字信號處理中的濾波器 設(shè)計的有效實現(xiàn)，并且它速度快，成本低，在過去的 20多年的時間里，軟件可編程的 DSP 器件幾乎統(tǒng)治了商用數(shù)字信號處理硬件的市場。在一些高速應(yīng)用中，系統(tǒng)性能的要求不斷增長，而 DSP性能的提高卻落后于需求的增長。 FPGA 和 DSP 技術(shù)的結(jié)合能夠更進(jìn)一步提高集成度、加快速度和擴(kuò)展系統(tǒng)功能。 2 FIR 數(shù)字濾波器設(shè)計 數(shù)字濾波器基礎(chǔ) 【 9】 數(shù)字濾波器在數(shù)字信號處理中屬于預(yù)處理的部分，因而起著基礎(chǔ)性的作用，數(shù)字濾 波器包括 IIR和 FIR 數(shù)字濾波器。圖中， x(t)為模擬信號，經(jīng)過 A/D 轉(zhuǎn)換器后變?yōu)橐粋€有著先后順序的數(shù)字序列 x(n)。 A / D H ( Z )x ( n )x ( t ) y ( n ) 圖 21 數(shù)字濾波系統(tǒng) IIR 濾波器主要是基于對模擬濾波器如巴特沃斯濾波器、橢圓濾波器等的幅頻響應(yīng)進(jìn)行逼近，而其相頻響應(yīng)是非線性的。 FIR 數(shù)字濾波器的結(jié)構(gòu) 由于 FIR數(shù)字濾波器實現(xiàn)算法的不同，我們可以把 FIR 濾波器的結(jié)構(gòu)劃分為直接型、級聯(lián)型、頻率采樣型和快速卷積型四種基本形式 【 10】 。對于使用 FPGA 開發(fā) FIR 數(shù)字濾波器，這樣的結(jié)果顯然不令人滿意。這樣，每產(chǎn)生一個輸出，經(jīng)過 2/N 次乘法， 1?N 次加法，比原來減少 2/N 次乘法。 FIR 數(shù)字濾波器設(shè)計方法 FIR 數(shù)字濾波器的設(shè)計方法主要有三種 【 11】 ：時窗函數(shù)法、頻率采樣法和等波紋設(shè)計法。為了能夠得到一個可實現(xiàn)的系統(tǒng)，可以將 )(nhd截取一部分，并順序右移，使之成為一個因果的有限長序列。矩形窗的表達(dá)式為： ??? ???? 其它， ,0 101)( Nnw nR ， n 為整數(shù)。 一個好的時窗函數(shù)的要求： 。五種窗函數(shù)的主要參數(shù)如表 21所 示。 B. 根據(jù)濾波器阻帶衰減 s? ，選擇窗函數(shù) )(nw 的類型，根據(jù)過渡帶寬度確定時窗函數(shù)的長度 N ,并根據(jù)線性相位條件進(jìn)行修正。 表 21 五 種窗函數(shù)參數(shù)表 窗函數(shù) 窗譜性能指標(biāo) 加窗后濾波器性能指標(biāo) 旁瓣峰值 /db 主瓣寬度 /（ N/2? ） 過濾寬度 w? / )/2( N? 阻帶最小衰減 /db 矩形窗 13 2 21 巴特列特 25 4 25 漢寧窗 31 4 44 海明窗 41 4 53 布拉克曼窗 57 6 74 凱澤窗 57 5 80 頻率采樣法 頻率采樣法是一種基于頻率域抽樣來逼近所要設(shè)計的 FIR濾波器的頻率特性的一種方法。采樣點之間的理想頻率特性變化越陡，則內(nèi)插值與理想值之間的誤差就越大，因而在理想頻率響應(yīng)特性的不連續(xù)點附近，就會產(chǎn)生肩峰和波紋；反之，理想頻率響應(yīng)特性變化越平緩，則內(nèi)插值越接近理想值，逼近誤差小。 B? 的要求，估算濾波器的長度。 等波紋最佳逼近法 等波紋最佳逼近法是基于最大誤差最小化的設(shè)計原則。設(shè)計過程中 )(wW 是由設(shè)計者根據(jù)通帶最大衰減 p? 和阻帶最小衰減 s? 的指標(biāo)要求取定的已知函數(shù)。一般情況下，估計濾波器長度 N的凱澤經(jīng)驗公式為： 1)2/(13lg (20 21 ????????ps wwN (214) 綜上，用等波紋 最佳逼近法設(shè)計 FIR數(shù)字濾波器的步驟為： （ 1）根據(jù)濾波器的設(shè)計指標(biāo)要求：邊界頻率、通帶最大衰減 p? 、阻帶最小衰減 s? 等，估計濾波器的長度，并確定幅度誤差加權(quán)函數(shù)。 比較以上三種濾波器的設(shè)計方法，在同樣的階數(shù)下，等波紋切比雪夫逼 近法可以獲得最佳的頻率特性和衰耗特性，具有通帶和阻帶平坦，過渡帶窄等優(yōu)點。它們無需花費(fèi)傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一個系列?？删幊踢壿嬓酒瑑?nèi)的組件門數(shù)高，一片 FPGA 可代替幾片、幾十片乃 至上百片中小規(guī)模的數(shù)字集成電路芯片。使用 FPGA 器件減少了實現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊點數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。因此，使用 FPGA 器件可大大縮短系統(tǒng)的設(shè)計周期，加快產(chǎn)品投放市場的速度，提高產(chǎn)品的競爭能力。 （ 7）降低成本 使用 FPGA 器件實現(xiàn)數(shù)字系統(tǒng)設(shè)計時，如果僅從器件本身的價格考慮，有時還看不出來它的優(yōu)勢，但是影響系統(tǒng)成本的因素是多方面的，綜合考慮，使用 FPGA的成本優(yōu)越性是很明顯的。 分布式算法基礎(chǔ) 分布式算法（ Distributed Arithmetic， DA）是一項重要的 FPGA 技術(shù)，它廣泛地應(yīng)用在計算積之和之中 【 14】 。也就是說預(yù)先編程 N2 個字的一個 LUT，以接受一個 N 位輸入向量]]1[],1[],0[[ ?? Nxxxx bbbb ?，輸出為 ])[],[( nxncf b 。 ]0[0x ][1x 0Bx ? ][0x ][1x ]1[Bx?? ?]1[0 ?Nx ]11 ?N ]1[ ?B ? TUL+ / 寄存器算 法 表累 加 器Y12??BB??? t0t加減移 位 寄 存 器 圖 27 移位加法器 DA體系結(jié)構(gòu) DA 系統(tǒng) 下面我們要討論的是如何修復(fù)式（ 215）使之能夠處理有符號補(bǔ)碼。這就是： （ 1）帶有加 /減控制的累加器 （ 2）采用具有一個額外輸入的 ROM 使用最常見的可轉(zhuǎn)換累加器，因為 LUT 表中額外的輸入位還需一個兩倍字長的LUT表。 QUARTUS II 軟件介紹 QUARTUS II 是 ALTERA 公司在 21世紀(jì)初推出的 FPGA/CPLD 開發(fā)環(huán)境，是 ALTERA前一代 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+PLUS II的更新?lián)Q代產(chǎn)品，其功能強(qiáng)大，界面友好，使用簡便。 B． 易于引腳分配和時鐘約束。 圖 32 FPGA/CPLD開發(fā)流程圖 FPGA 介紹 可編程邏輯器件 PLD(Programmable Logic Devices)是 ASIC(Application Specific Integrated Circuits)的一個重要分支。 L U TI N 3I N 2I N 1I N 0O U T 0 圖 33 查找表結(jié)構(gòu)圖 由于設(shè)計人員可以將存儲在片外的 EPPROM 或者計算機(jī)的配置數(shù)據(jù)控制加載到FPGA 器件中進(jìn)而實現(xiàn)在現(xiàn)場修改器件的邏輯功能 ， FPGA 得 到了普遍的應(yīng)用。 CYLONEII 系列 FPGA 器件嵌有乘法器，這些乘法器可用于完成高速乘法操作，使得 CYLONEII 系列 FPGA 器件的數(shù)字信號處理能力得到增強(qiáng)。這些資源模塊通過FPGA 內(nèi)部的各種連接通路連接起來。邏輯單元結(jié)構(gòu)圖如 圖 35所示。 CYLONEII 系列 FPGA 器件內(nèi)部嵌有硬件乘法器，可以完成高速乘法運(yùn)算操作。鎖相環(huán)可以完成分頻、倍頻、移相等關(guān)于時鐘的基本操作。自 IEEE 公布了 VHDL(IEEE1076)的標(biāo)準(zhǔn)版本之后，各 EDA 公司相繼推 出了自己的 VHDL 設(shè)計環(huán)境，或宜布自己的設(shè)計工具可以和 VHDL 接口。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、 功能和接口。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。 (2)VHDL具有豐富的仿真語句和庫函數(shù)，在設(shè)計早期，即尚未完成設(shè)計時，就可以就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計項目進(jìn)行仿真模擬。這一點符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計完成必須由多人甚至由多個開發(fā)組共同并行工作才能實現(xiàn)的市場需求。 (5)VHDL對設(shè)計項目的描述具有獨立性，實際設(shè)計者可以在不懂硬件的結(jié)構(gòu)，不知最終實現(xiàn)的目標(biāo)器件為何的情況下，而進(jìn)行獨立的設(shè)計。 基于 Matlab 的 FIR數(shù)字低通濾波器抽頭系數(shù)的提取 濾波器的設(shè)計指標(biāo) 采樣頻率： 10MHz 截止頻率： 100KHz 類型：低通 階數(shù)：凱澤窗函數(shù) 16階系數(shù) 濾波器的具體設(shè)計方法 啟動 Matlab 設(shè)計軟件后，依次打開 start→ Toolboxes→ Filter Design→Filter Design amp。所得單位沖激響應(yīng)系數(shù)如表 41 所示： 表 41 FIR低通數(shù)字濾波器系數(shù) 序數(shù)序列 FIR 濾波器的參數(shù) 序數(shù)序列 h(0) h(15) h(1) h(14) h(2) h(13) h(3) h(12) h(4) h(11) h(5) h(10) h(6) h(9) h(7) h(8) 計算的結(jié)果可通過 File 下的菜單中的 Export 命令取出，點擊 Export 打開對話框，如圖所示，點擊 OK 可將濾波器系數(shù)數(shù)據(jù)存放到當(dāng)前工作空間，并且以 Num命名。 (2) 輸入模塊 輸入模塊的主要功能是完成對輸入數(shù)據(jù)的處理，為后續(xù)電路作準(zhǔn)備。 為了完善設(shè)計，還應(yīng)該再加一個查找表生成模塊，用來根據(jù)外界輸入的系數(shù)自動修改查找表單元，而不是像設(shè)計中那樣，為了改變?yōu)V波器的功能，人為的修改查找表單元。 CycloneII 系列 FPGA 提供兩個嵌入式鎖相環(huán)。 加此進(jìn)程的目的是方 便仿真，硬件實現(xiàn)時不用。 加法與地址碼形成單元首先實現(xiàn) B(i)=X(i)+X(Ni)的運(yùn)算，即考慮了濾波器系數(shù)的對稱性，把與相同兩個濾波系數(shù)相乘的兩個采樣值預(yù)先相加，以減少硬件規(guī)模。低四位和高四位 LUT 如表 42所