【正文】 s of circuits bee one of the major concerns for circuit designers and researchers. With continuous scaling of CMOS technology, the circuits are being more and more vulnerable to radiation and cosmic rays. When a particle strikes a sensitive node in circuit, a transient fault may appear as an electrical pulse. This nonpermanent fault is called soft error. When a particle strikes a node inside a latch or flipflop, the stored value of the latch may be flipped based on the amount of deposited charge by the particle. As a result, the fault would propagate through the binational path and be captured by the next sequential circuit as a faulty value. Hence, the design of soft error robust circuit has bee significant to the development of integrated circuits. This paper analyzes the theory of soft error, and studies different soft error robust circuits. A novel circuit based on Quatro8T is proposed to improve the reliability and decrease soft error rate. HSPICE simulation results based on 40nm technology reveal that the novel latch and flipflop work correctly. Key words: soft error, soft error robust circuit, Quatro8T cell, flipflops, circuit reliability 北京大學(xué)信息科學(xué)技術(shù)學(xué)院學(xué)士論文 王子一 1 第一章 緒論 隨著科學(xué)技術(shù)的日益進步，半導(dǎo)體工藝的特征尺寸在逐漸減小。軟失效雖然不會直接造成集成電路的永久不可恢復(fù) 損傷，但它會嚴(yán)重影響電路的正常運行并造 成存儲數(shù)據(jù)的改變。 1979 年，Ziegler 首次闡述了地面環(huán)境宇宙射線引發(fā)軟錯誤的機理 [3]。例如對于納米級的 CMOS 數(shù)字集成電路 ,海平面環(huán)境的中子背景輻射已經(jīng)足以造成軟失效 的產(chǎn)生。三重模塊冗余技術(shù)（ Triple Modular Redundancy，簡稱 TMR）利用 3個完全的存儲單元和一個選擇器可以防止電路輸出受到軟失效的影響，但是過大的面積和功耗開銷使其并不具備太大的實際應(yīng)用北京大學(xué)信息科學(xué)技術(shù)學(xué)院學(xué)士論文 王子一 2 價值 [5]。本文基于 Quatro8T 存儲單元，對其存在的無法抗 01 軟失效問題進行修改，提出改進的新型存儲單元，提高了電路的抗軟失效能力和可靠性，并用改進單元構(gòu)建多種類型的鎖存器和觸發(fā)器，完成正確的時序邏輯功能驗證和比較。 軟失效粒子輻射來源 集成電路中軟失效 的產(chǎn)生主要是受粒子輻射的影響。通過提純材料可以部分解決α粒子所造成的軟 失效 問題。在 太空 軌道上，主要是質(zhì)子和α粒子起作用；在地面則是中子和α粒子起作用。 從而， 這個暫態(tài)的電流脈沖會在晶體管的輸出端北京大學(xué)信息科學(xué)技術(shù)學(xué)院學(xué)士論文 王子一 4 V1產(chǎn)生可在電路中傳播的電壓脈沖 ，可能導(dǎo)致軟失效的產(chǎn)生 [8]。 軟失效對電路的影響 軟失效對組合邏輯電路影響和消除方法 軟失效會在電路中產(chǎn)生一個電壓脈沖，如果發(fā)生在組合邏輯電路中，這些瞬態(tài)脈沖并不會對電路的穩(wěn)態(tài)功能產(chǎn)生影響。 北京大學(xué)信息科學(xué)技術(shù)學(xué)院學(xué)士論文 王子一 5 圖 22 SET 消除電路（ SET Filtering Circuit） 圖 22所示的電路結(jié)構(gòu)由 1個延遲單元和 2輸入 1輸出的 MOS電路（ Celement電路）構(gòu)成。同理軟失效也會發(fā)生在存儲器中，導(dǎo)致存儲信息異常，如果大規(guī)模存儲陣列中多數(shù)單元發(fā)生錯誤，將給電路帶來巨大影響 [5,16]。由于 2個反相器之間構(gòu)成了正反饋電路，如果其中一個節(jié)點例如 V0 受到軟失效影響從 0 變化到 1，那么會使V1 發(fā)生從 1 到 0 的變化，正反饋的電路機制會將狀態(tài)的變化一直保持下去，從而改變存儲單元的信息，在時序電路和存儲器中發(fā)生錯誤。 北京大學(xué)信息科學(xué)技術(shù)學(xué)院學(xué)士論文 王子一 7 第三章 抗軟失效電路簡介 本章將介紹已有的時序邏輯電路和存儲器中的抗軟失效電路，分析這些電路的工作原理和抗軟失效的機制，分析這些電路的優(yōu)缺點。例如廣泛應(yīng)用的 Celement 輸出級電路單元。 以下將分別詳細(xì)介紹這些電路結(jié)構(gòu)。 但是 TMR 電路存在一定的局限性，首先 TMR電路只能防止 3 個存儲單元中的一個發(fā)生軟失效的情況，如果 3個單元中的 2個或者更多發(fā)生狀態(tài)的翻轉(zhuǎn)，那么TMR電路無法有效的起到抗軟失效的作用。其中 Celement 的電路結(jié)構(gòu)已經(jīng)在第二章的 SET 消除電路中有過介紹（圖 22）。在沒有 受到干擾的情況下 d1b=d2b，輸出電路可以看出一個反相器，從而在鎖存器的保持階段輸出存儲單元中的值。第二種情況下， d1b 發(fā)生從 1 到 0 的翻轉(zhuǎn)， M1 變?yōu)閷?dǎo)通狀態(tài)， M5 為關(guān)斷狀態(tài)，從 Q 到 GND 的通路被關(guān)斷，輸出 Q處于高阻態(tài)，同樣可以有效的防止軟失效對輸出的影響。當(dāng) CLK=1 時，鎖存器處于透明狀態(tài)，如果輸入信號中本身包括了軟失效引起的電壓脈沖，那么經(jīng)過 Celement 作用可以消除 SET。（ 2）施密特觸發(fā)器的電壓傳輸特性表明對正向和負(fù)向的輸入信號有不同的開關(guān)閾值。反饋環(huán)路使 PMOS 管 M4 偏置在導(dǎo)通狀態(tài)，而 M3 關(guān)斷，輸入信號等效連到一個反相器上。由高到低的翻轉(zhuǎn)情況也類似，可以降低開關(guān)閾值。 由施密特觸發(fā)構(gòu)成的抗軟失效鎖存器的電路如圖 35所示，電路由 2 個傳輸門和一個施密特觸發(fā)器構(gòu)成 [9]。其中用傳輸門電路降低電壓由于器件 RC 值不同，可能導(dǎo)致這一要求不能很好的實現(xiàn)。（ 1）當(dāng) A=1 時， MN4 處于導(dǎo)通狀態(tài)，D=0， D=0 使 MP1 導(dǎo)通，同時 C=1，使 MN2 導(dǎo)通， B=0， MP3 導(dǎo)通。可見在 DICE 電路中無論 4 個節(jié)點中的哪個節(jié)點受到軟失效的影響，都會存在不受影響的其余節(jié)點將其電壓恢復(fù)到原理的值。當(dāng) CLK=0時，鎖存器處于保持階段，通過 DICE 單元的 B、D節(jié)點寫入數(shù)據(jù)，通過 A、 C節(jié)點讀出數(shù)據(jù)，如果 DICE 器件中的任意節(jié)點受到軟失效的作用，那么通過 DICE 結(jié)構(gòu)特點可以消除失效?？梢哉f這是目前的抗軟失效電路的基本思路，也是我們?nèi)蘸笤O(shè)計和分析軟失效電路問題所應(yīng)該重點思考的問題。與第三章介紹的 DICE 單元類似，包括 4個存儲節(jié)點，其中 2個為主要的存儲節(jié)點，其消除軟失效的基本思想仍是引入冗余的存儲節(jié)點，下面重點將分析Quatro8T的工作原理以及存在的對于從 0到 1軟失效可能導(dǎo)致電路存儲信息翻轉(zhuǎn)的問題。（ 2）第二種情況：假設(shè) B=1，則 MN3 處于導(dǎo)通的狀態(tài)， A點被放電至 0，B=1同時使 MN2 處于導(dǎo)通的狀態(tài)， C點放電至 0， C=0使 MP1 導(dǎo)通， D 點被充電至1， MP3 處于關(guān)斷狀態(tài)，保持 A=0的狀態(tài)。 圖 42 分別為 A、 B、 C、 D四個存儲節(jié)點的波形圖 Quatro8T電路中存在問題分析 當(dāng) Quatro8T受到軟失效影響時，存在 2種情況。用 Hspice 仿真的結(jié)構(gòu)如圖 44所示。時序邏輯電路和存儲器的存儲單元如果發(fā)生這種軟失效，電路的功能將會產(chǎn)北京大學(xué)信息科學(xué)技術(shù)學(xué)院學(xué)士論文 王子一 18 生嚴(yán)重的錯誤。 MN5 和 MN7 的刪端分別連接 A和 B的方向，可以看成輸入一致，等效成一個 NMOS 管，同理 MN6 和 MN8也可以等效成一個 NMOS 管。第二種情況，當(dāng) A=0， B=1 時，由于電路的左右 2 邊處于對稱的狀態(tài)，所以和第一種情況類似，北京大學(xué)信息科學(xué)技術(shù)學(xué)院學(xué)士論文 王子一 19 電路處于正常的存儲狀態(tài)， A=C=0， B=D=1。 A點變?yōu)?0，導(dǎo)致 MN2 和 MN5 由導(dǎo)通變?yōu)殛P(guān)斷的狀態(tài)， MN8 變?yōu)閷?dǎo)通，但是 B、 C、 D 三點的存儲狀態(tài)并不會發(fā)生改變。 圖 46 改進電路 A點受到從 1 到 0 軟失效的波形圖 第二種情況 A=0， B=1， A 點受到從 0到 1軟失效的影響。B=D=1 使得 MN1 和 MN3 均處于導(dǎo)通的狀態(tài)，從而保證 A點可以放點到 VDD，從而使 A 點的邏輯值可以消除軟失效的影響，恢復(fù)到正常的邏輯電平 0。 改進電路構(gòu)成的新型鎖存器 鎖存器是時序邏輯電路中的基本組成部件。 用改進的抗軟失效單元構(gòu)成的鎖存器 如圖 48所示，電路主要依靠改進的電路存儲單元和傳輸門構(gòu)成，存儲單元的 AB 節(jié)點作為輸入，當(dāng) CLK=1 時， 2 個傳輸門均處于導(dǎo)通狀態(tài)，將 D和 D的反向分別寫入 A和 B2個節(jié)點，當(dāng) CLK=0時， 2個傳輸門被關(guān)斷，改進的存儲單元維持原來的狀態(tài)保持不變。構(gòu)成一個邊沿觸發(fā)器的最普通方法就是采用主從結(jié)構(gòu)，其基本原理如圖 410所示 [14]。由于 Q1 在時鐘高電平階段不變，因此輸出Q2每周期只翻轉(zhuǎn)一次。 用改進電路單元構(gòu)成的新型主從觸發(fā)器的結(jié)構(gòu)如圖 411 所示，觸發(fā)器有 2個改進的存儲單元鎖存器構(gòu)成。圖 412 中，由上到下分別為時鐘信號 clk，輸入信號 data，以及輸出 Q。這一脈沖的作用類似于鎖存器的時鐘輸入信號，它只在一個很短的時間窗口內(nèi)采樣。 圖 414 脈沖觸發(fā)器電路結(jié)構(gòu)和原理 由改進電路單元構(gòu)成的脈沖觸發(fā)器電路如圖 4