【正文】 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。與 SDL（ SoftwareDescriptionLanguage）相似，經(jīng)歷了從機器碼（晶體管和 焊接）、匯編（網(wǎng)表）、到高級語言（ HDL）的過程。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了 EDA 技術(shù)的迅速發(fā)展。 EDA 是電子設(shè)計自動 化（ Electronic Design Automation）的縮寫，在20世紀 90 年代初從計算機輔助設(shè)計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算機輔助工程（ CAE）的概念發(fā)展而來的。 EDA 簡介 20世紀 90 年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。在本實驗中采用了集成度較高的 FPGA 可編程邏輯器件 , 選用了 VHDL硬件描述語言和 MAX + p lusⅡ開發(fā)軟件。集成電路的設(shè)計正朝著速度 快、性能高、容量大、體積小和微功耗的方向發(fā)展。基于這種情況 ,可編程邏輯器件的出現(xiàn)和發(fā)展大大改變了傳統(tǒng)的系統(tǒng)設(shè)計方法。 VHDL硬件描述語言在電子設(shè)計自動化 ( EDA)中扮演著重要的角色。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如 CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。 EDA技術(shù)就是以計算機為工具，設(shè)計者在 EDA 軟件平臺上，用硬件描述語言 HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射 第 2 頁 和編程下載等工作。 VHDL 簡介 硬件描述語言 HDL（ HardwareDescriptionLanguage）誕生于 1962 年。 VHDL翻譯成中文就是超高速集成電路硬件描述語言 ,他 誕生于 1982年。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。 目前，它在中國的應(yīng)用多數(shù)是用 FPGA/CPLD/EPLD的設(shè)計中。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分，及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算 法完成部分。 （一）功能強大 VHDL 具有功能強大的語言結(jié)構(gòu)。 （二）可移植性 VHDL 語言是一個標準語言，其設(shè)計描述可以為不同的 EDA 工具支持。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。使其在任何大系統(tǒng)的設(shè)計中，隨時可對設(shè)計進行仿真模擬。 VHDL將一個設(shè)計稱為 一個實體 Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實體名、連接）和內(nèi)部的隱藏部分（實體算法、實現(xiàn)）。而內(nèi)部的實體算法或?qū)崿F(xiàn)則由結(jié)構(gòu)體 Architecture 來描述。 1）要求的功能模塊劃分； 2） VHDL 的設(shè)計描述（設(shè)計輸入）； 3）代碼仿真模擬（前仿真）； 4）計綜合、優(yōu)化和布局布線； 5）布局布線后的仿真模擬（后仿真）； 6）設(shè)計的實現(xiàn)（下載到目標器件）。 圖 1 總體方框 圖 第 6 頁 本系統(tǒng)由六十進制計數(shù)器模塊、二十四進制計數(shù)器模塊、分頻模塊執(zhí)行計時功能 , 輸入信號是 512Hz，通過分頻后為 1Hz，時鐘信號是 1Hz 作為計時器的秒輸入 ,秒為 60進制計數(shù)器 ,分也為 60進制計數(shù)器 ,小時采用二十四進制計數(shù)器 , 各級進位作為高位的使能控制。 圖 4 分鐘計數(shù)器的仿真波形圖 3）波形分析 小時計數(shù)模塊利用 24 進制計數(shù)器，通過分鐘的進位信號的輸入可實現(xiàn)從 00到 23 的循環(huán)計數(shù)。 ENTITY count60 IS PORT( en,Reset,clk: in STD_LOGIC。 END count60。039。event and clk=39。 then rco=tmb(2)and tmb(0)and tma(3)and tma(0)。 end if。 end if。 END a。 USE 。 qb: out STD_LOGIC_VECTOR(3 DOWNTO 0))。 begin If Reset = 39。 else if clk39。139。tmb:=0000。 end if。 end process。 圖 7 分頻器示意圖 該模塊部分 VHDL 源程序如下 : LIBRARY IEEE。 CLK_OUT:out std_logic)。 BEGIN PROCESS(CLK) BEGIN IF RST = 39。EVENT AND CLK=39。 ELSE CNT6=CNT6+1。 END PROCESS。 圖 8 LED數(shù)碼管結(jié)構(gòu)圖 第 12 頁 數(shù)碼管的接口有靜態(tài)接口和動態(tài)接口。 USE 。 WEI: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL SHUJU: STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN CNT6 = CNT6 + 1。 SHUJU = S2。 SHUJU = S4。 SHUJU = S6。 END IF。 WHEN 0010 = LED= 1101101 。 WHEN 0110 = LED= 1011111 。 WHEN others= LED= 0000000 。 第 14 頁 通過上面的分頻器，兩個 60 進制的計數(shù)器，一個 12/24 進制的計數(shù)器， 6選 1 掃描器， 7 段數(shù)碼顯示器，設(shè)計如圖所示的頂層。然后信號進入控制秒的計數(shù)器，當(dāng)?shù)?60個脈沖時鐘到來時，產(chǎn)生一個進位信號， 送到控制分的計數(shù)器，同理，當(dāng)?shù)?60個脈沖時鐘到來時，產(chǎn)生一個進位信號，送到控制小時的計數(shù)器。這樣就能夠在 7 段數(shù)碼顯示管上，以 512Hz 的頻率掃描顯示出時鐘的數(shù)字變化。 library ieee。 use 。 end entity dzjsq。 rco: OUT STD_LOGIC)。 qb: out STD_LOGIC_VECTOR(3 DOWNTO 0))。 end ponent。 LED: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 begin u1: fenpinqi port map(clk,reset,b1)。 u5:clock1 port map(clk,a1,a2,a3,a4,a5,a6,wei,led)。 USE 。 rco: OUT STD_LOGIC)。 begin If Reset =39。 elsif clk39。139。 else tmb:=tmb+1。 end if。 第 17 頁 end process。 USE 。 END count24。039。event and clk=39。 then if tma=1001 then tma:=0000。 else tma:=tma+1。end if。 第 18 頁 END a1。 ENTITY