【正文】 換，在通信、雷達、導航等設備中有極寬廣的應用前景。 (6)復雜方式的信號調制很容易實現。 (8)大規(guī)模集成，體積小，功耗低，重量輕。隨著第一章 緒論 4 電子技術的不斷發(fā)展，其缺點得到了一定的克服，現在 DDS 技術已經在各個領域得到了廣泛地應用 [7]。因而在需要產生較高頻率信號的情況下，往往要采用 DDS 和鎖相環(huán)相結合的技術。 第二章 FPGA 工作原理 6 第二章 FPGA 工作原理 FPGA 簡介 FPGA 的發(fā)展歷程及特性介紹 隨著數字化技術的不斷普及，當今社會已經步入了一個數字集成電路廣泛應用的時代。基于諸多因素的促進，使得現場可編程邏輯器件的應用成為大勢所趨，而這其中應用最為廣泛的莫過于現場可編程邏輯陣列 (FPGA)和復雜可編程邏輯器件 (CPLD)。此外，擁有多種配置模式也是其出色之處。 (LE) 圖 所示是一個典型的 LE 的結構圖。 LUT 由一系列級聯復用器構成，如圖 所示。 LE 的同步部分來自可編程寄存器，非常靈活，通常由全局 器件時鐘來驅動它，而任何時鐘域都可以驅動任何 LE。 FPGA LE 含有專門的進位邏輯和 LAB 中的寄存器鏈布線，為這些信號提供最短鏈接。 FPGA布線通道使器件資源能夠與芯片任何地方的所有其他資源進行通信。另一類互連是行列互連。 FPGA 中的 I/O 模塊通常被稱為 I/O 單元。有些器件的 I/O 單元還含有鉗位二極管，使能后可以用做 PCI 總線的 I/O。這些專用資源第二章 FPGA 工作原理 9 通常在器件中以特殊行列模塊的形式進行排列?？梢猿跏蓟癁槿我獯鎯ζ髂Ｊ剑⑦M行測試，所以，這對設計調試非常有用。 這對 DSP 設計非常有用。這些引腳接收時鐘信號，直接連接至芯片中的 其他時鐘控制結構。 FPGA 的設計流程 FPGA 設計方法可以總結為一個簡單的設計流程， Altera 的 QuartusⅡ軟件是全集成開發(fā)工具，完全支持這一設計流程。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。在選用的目標器件中建立起與網表文件符合的基本邏輯電路的對應關系。將下載好程序的 FPGA 放在開發(fā) 板上進行測試，以驗證設計。 基于 IIR 濾波器的 DDS 利用 IIR濾波器產生正弦波如圖 示，圖中 IIR濾波器是一個全極點濾波器。 假設 f = fs / 8 ,代入式（ 27）中，可以得出 24arctan 4bb ?? ? ，因此 2b? 。 基于查表法（ LUT） 的 DDS 一個典型的基于查表法（ LUT）的 DDS 系統(tǒng)核心部分由相位 累加器和波形存儲器兩部分構成 [15]。 n n L 圖 基于 DDS硬件結構 假定相位累加器的位寬為 4bit，那么 LUT 深度 N 為 16，此時其內部所存數據如表 所示。 15/16) 圖 相位累加器位寬為 4bit時 LUT地址與存儲數據的對應關系 利用 Matlab 可生成所需存儲的數據。 sd ffKN?? (28a) sdffKN? (28b) 由式 (28)可知， fs / N 即為頻率分辨率。這是因為 K增大，使得系統(tǒng)可以在較短時間內讀完 LUT中的所有數據 (一個周期的波形 )。為此，可將頻率控制字 K 的位寬擴大，使其由兩部分即整數部分和小數部分構成。細化后的 DDS 整體結構如圖 所示。圖 中雙端口的 ROM 是指一個存儲空間兩個讀地址。三個要素對 DDS 性能及占用FPGA 資源的影響如表 所示。該濾波器的輸入就是一個脈沖。 第三章 DDS 工作原理 18 第三章 DDS 工作原理 在第二章當中，我們知道，通過 FPGA 實現 DDS 的三種方法當中，查表法（ LUT）是最常用的。 根據 奈圭斯特 抽 樣定理，當 max2sff? （ sf 為 抽樣頻率 ， maxf 為 模擬信號 頻譜 最高頻率 ）時， 由抽樣得到的離散信 號 就可以 無失真地恢復出原始模擬信號。為了便于分析，可以假設 U=1， 0? =0，即： ( ) s in 2 s in ( )ou t f t t???? （ 32） 我們對（ 32）式代表的信號進行抽樣，抽樣周期為 cT （即抽樣頻率為 cf ），就可以得到離散的波形序列： ( ) sin(2 )ocu n f nT?? ( 0,1 ),2n? ? （ 33） 相應的離散相位序列為： ( ) 2 o f n T n? ? ???? ( 0,1 ),2n? ? （ 34） ?? 是連續(xù)兩次抽樣之間的相位增量。我們將一個周期的相位 2π 均分成 M 份，每一份為第三章 DDS 工作原理 19 2 M?? ? 如果我們控制 每次的相位增量為 δ 的 K 倍，就可以得到信號的頻率為： （ 36） 相應的 模擬信號為： （ 37） 在上式中， K 和 M 的取值均為正整數，按照抽樣定理的規(guī)定， K 的最大值應該小于 M 的一半。 DDS 以較高的頻率通過相位累加來產生給定頻率的數字化波形。具體地說就是，在每個時鐘周期內，存儲在輸入頻率寄存器中的相位值和相位累加器中的值相加，利用得到的結果相位值查表，得到相應的正弦幅度值，最后輸出該值。相位累加器 可對頻率控制字的 2 進制 碼進行累加運算，產生的累加結果作為 ROM 查找表的取樣地址值，而此查找表中儲存了一個周期的正弦波幅度值。最高的合成頻率受奈奎斯特抽樣定理的 限制，所以有 0 2cMAX ff ? （ 313） 與 PLL 不同， DDS 的輸出頻率可以瞬時地改變，即可以實現跳頻，這是 DDS 的一個突出優(yōu)點。正弦查詢表由一個周期正弦波的幅度值構成，正弦波中 0～第三章 DDS 工作原理 22 360176。整個 DDS 電路系統(tǒng)就可以輸出一個正弦波。 理想情況下 DDS 的頻譜特性 所謂理想情況就是 假設 低通濾波器和 數模轉換器（ D/A）的特性是理想化的特性，同時 不考慮幅度量化誤差和相位截斷誤差，即 DDS 系統(tǒng)同時符合 下面三個條件： （ 1）數模轉換器 分辨率 的值 無窮 小 ，并且具有理想的轉換特性相位 ； （ 2）相位 累加器的輸出 完全 作為波形存儲器 的 地址碼； （ 3） 波形存 儲器 存儲的波形 幅度 值沒有 量化誤差。 由于 ()St 在一個周期內可以表示為： 第三章 DDS 工作原理 23 102( ) c o s ( ) ( )2km cNnS t K n n T? ???? ? ?? (317) 其中 ? ?( ) ( ) ( 1 )C c T u t n T u t n T? ? ? ? ? ?， ()ut 為單位階躍函數。 因為實際的 LPF 特性不可能是筆直陡峭的， 總 是會有 一定的過渡帶，在 確定 DDS 系統(tǒng) 最大輸出頻率時 ，就要留有余量。另外，由于在有限字長的波形存儲器中 ，存儲的波形幅度量化數據也不是無限的字長，這將不可避免地帶來幅度量化誤差。 第三章 DDS 工作原理 25 相位累加器波形存儲器數模轉換器低通濾波器頻率控制字cfcepe Ae DAe Feof 圖 DDS 雜散信號引入 的 數學模型 圖 中 ce 是參考時鐘 帶來 的雜散信號 ， pe 是相位截 斷 帶來 的雜散信號， Ae 是波形幅度 量化位數有限 帶來 的雜散信號， DAe 是 數模轉換器 非線性 帶來 的雜散信號，Fe 是 LPF 的非理想特性 帶來 的雜散信號。相位舍位 的減少意味著波形存儲器容量的增 加 ， 可以采用下面 兩種方法： ① 增 加 波形存儲器的 絕對 容量 值 受硬件 的 限制，波形存儲器的 絕對 容量 值 不可能無限的增 加 ，并且 其增加會造成功耗增大 和成本升高。 如前所述 ，相位截斷誤差和幅度量化誤差 會引入 雜散的根 源 ，是 誤差序列 為 周期序列， 只要打破其 周期性， 成為 隨機序列 ；那么 原來幅度較大的離散譜線功率 ，就會 平均 分布 在一個較寬的范圍內， 成為 幅第三章 DDS 工作原理 26 度較低的噪聲基底， 這樣， 一定程度上 相當于 改善 了 輸出頻譜質量，這就是抖動注入技術。 而 要 降低數模轉換器 DAC 非線性的影響， 一般 只能選擇性能 良好的 DAC。其中的邏輯單元數量高達 68 416 個，片內嵌入式存儲器容量最多增加至 。 主要器件的選擇 FPGA 主芯片的選擇 課題要求用 FPGA 來實現 DDS 信號發(fā)生器，所以首先選定 FPGA 主芯片，現在世界上生產 FPGA 的廠家很多，其中主要有兩家，即 Altera 公司和 Xilinx 公司，這兩家公司的 FPGA 產品在世界上銷售量占了 80％以上 [19]， 從熟悉開發(fā)軟件的角度出發(fā)，選擇了 Altera 公司的產品。 要注意的是 ， DDS 抖動注入技術 對 雜散的改善 會 增加噪聲基底，但相對于雜散改善 來說， 是完全值得的。當然還可以 利用別的方法 進行進一步的壓縮。 DDS 系統(tǒng)輸出的 雜散 信號 抑制方法 雜散信號對 DDS 系統(tǒng)輸出的 頻譜有著非常嚴重的影響， 在 DDS 系統(tǒng)輸出信號頻譜中，對于＞ /2cf 帶外的雜散 信號， 可以 用 性能優(yōu)良的 LPF 加以濾除 ；不過 對于 ＜/2cf 的帶內雜散 信號 ， 要 采取必要的方法才 行 。另外，由于 DAC 的非線性和LPF 的非理想特性， DDS 的輸出頻譜也將受到影響。 mCO fofcf 2cf 3cfcoff?coff? 2coff? 2coff? 3coff?2cf奈圭斯特采樣帶寬 圖 理想情況下 DDS 的輸出頻譜特性 非理想情況下 DDS 的頻譜特性 DDS 的工程實際應用中，它的輸出信號頻譜所包含的雜散部分不僅分布圖在某些頻率點（如圖 所示），有時還會分布在整個頻率范圍內。 從式 (316)可以得知 ()St 展成傅立葉級數后，第 m 根譜線的頻率值為： 2mckmmffm??? ? ? (323) 同時 根據 式 (322)， 只有當 kkm i m p? ? ? ， 那么其 對應的譜線幅 值 才不為零， 所以可以得到下式 ： ( ) 0 , 1 , 2 , . . .2 0000m c c oNKf f i i f f i? ? ? ? ? ? ? ? ? (324) 第 m 根譜線的幅值為： 第三章 DDS 工作原理 24 11s in ( ) s in ( )2 2 2m NkmKC c c im? ? ? (325) 所以在 DDS 系統(tǒng)中 ， DAC 輸出信號的傅立葉展開式 是 ： 2 ( ) ( )21( ) s i n ( )22 co NKj i f f t iNi KS t c i e????? ? ? ? ?????? ? ?? ? ?? (326) 根據 式 (325)和式 (326)， DAC 的輸出信號 頻譜中 除了主頻 of 外 ， 還有 分布在,2 ,...ccff等頻率 兩邊 of? 處的非諧波分量， 它們的 幅值包絡 是一個 sinc 函數，如圖 所示。 如果 波形存儲器 輸出的 幅度序列 是 ()Sn，這個 幅度序列 是 相位累加器的輸出尋址得到的， 那么 ()Sn的 周期也 是 km ，假設重建 信號為 余弦信號， ()Sn可表示為： 2( ) cos( )2 NS n K n??? (315) ()Sn經過 DAC 轉換后 為 余弦波階梯波，用 ()St 來表示， 那么 ()St 的周期為 kcT m T??，其中 cT 是 DDS 系統(tǒng)的參考時鐘 周期 。對 DDS 輸出特性的分析 成為 獲得低雜散輸出信號 的 必要 條件 。正弦查詢表根據輸入的地址碼查表輸出對應的正弦波幅度信號，經過 DAC 的轉換，輸出模擬量。每來一個時鐘 fc，相位寄存器增加 一個步長 M。 圖 正弦波形的采樣及系統(tǒng)時鐘頻率形成 DDS 系統(tǒng)的基本原理圖如圖 所示： 圖 DDS 原理框圖 DDS 的頻率分析 設時鐘 Clock 的頻率為 fc，設頻率控制字 M 的位寬為 k 位，數據的總寬度為