【正文】 低功耗逐次逼近模數(shù)轉(zhuǎn)換器 的研究與設(shè)計(jì) Study and Design of Lowpower Successive Approximation Analogtodigital Converter (申請(qǐng)清華大學(xué) 工學(xué) 碩士學(xué)位論文 ) 培 養(yǎng) 單 位 ： 電子 工程系 學(xué) 科 ： 電子 科學(xué)與 技術(shù) 研 究 生 ： 指 導(dǎo) 教 師 : 兩低功耗逐次逼近模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì) 孫 彤 摘 要 I 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán) 說明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝　⒖s印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉績?nèi)容。 作者簽名： 日 期： 摘 要 II 摘 要 逐次逼近 模數(shù)轉(zhuǎn)換器（ ADC） 具有中等轉(zhuǎn)換精度和中等轉(zhuǎn)換速度，采用CMOS 工藝實(shí)現(xiàn)可以保 證較小的芯片面積和低功耗，而且易于實(shí)現(xiàn)多路轉(zhuǎn)換，在精度、速度、功耗和成本方面具有綜合優(yōu)勢， 被廣泛應(yīng)用于工業(yè)控制、醫(yī)療儀器以及微處理器輔助模數(shù)轉(zhuǎn)換接口等領(lǐng)域。 論文工作設(shè)計(jì)了一個(gè) 電源 電壓 為 ，精度 為 12 位，速度 為 500kS/s 的低功耗逐次逼近 ADC。電路 采用單端軌到軌輸入， 并具 有省電模式 。 研究工作主要分為三個(gè)部分： ① 研究設(shè)計(jì)了一個(gè)分段電容 式數(shù)模轉(zhuǎn)換器（ DAC） ，高端低端各 6 位，共有 128 個(gè)單位電容，減小了芯片面積，降低了動(dòng)態(tài)功耗，而且高 3 位采用溫度計(jì)編碼，保證了 DAC 高位的單調(diào)性；分段電容陣列的版圖采 用共中心的對(duì)稱布局，以提高電容的匹配精度 。 ② 對(duì)多級(jí)結(jié)構(gòu)比較器進(jìn)行了 研究 設(shè)計(jì)。比較器 由三級(jí)前置放大器和一級(jí)鎖存器組成，根據(jù)每級(jí)前置放大器的位置不同，對(duì)它們的增益、帶寬、功耗進(jìn)行了優(yōu)化，每級(jí)前置放大器和模擬 緩沖級(jí) 電路的設(shè)計(jì)也減小了回程噪聲的影響；比較器的設(shè)計(jì)應(yīng)用了失調(diào)校準(zhǔn)技術(shù) 。 仿真結(jié)果顯示，該比較器可以有效消 除 10mV 輸入失調(diào)，能夠在10MHz 速度下分辨 輸入電壓，功耗只有 600uW，達(dá)到了設(shè)計(jì)要求 。 ③ 對(duì)控制電路進(jìn)行了 研究設(shè)計(jì) 。 采用分模塊 設(shè)計(jì)方法，使用 verilogHDL 描述、自動(dòng)綜合、布局布線生成， 能夠控制模擬部分完成逐次逼近過程，并可以根據(jù)片選信號(hào)時(shí)間長短控制芯片進(jìn)入省電模式或者工作模式。 論文工作在完成 ADC 電路設(shè)計(jì)仿真的基礎(chǔ)上，完成了 整個(gè)電路的 物理版圖設(shè)計(jì) 、后仿真 及芯片的測試 。 該 逐次逼近 ADC 采 用 UMC CMOS工藝設(shè)計(jì)制造，芯片面積 為 1mm。 實(shí)測結(jié)果顯示，在 500kS/s 下，其SNDR 為 ，即 ENOB 為 位， |DNL|小于 2LSB， |INL|小于 4LSB，功耗 為 。 關(guān)鍵詞： 逐次逼近 模數(shù)轉(zhuǎn)換器 數(shù)模轉(zhuǎn)換器 比較器 Abstract II Abstract Successive approximation analogtodigital converters (ADCs) have medium resolution and medium speed, small chip area and low power consumption can also be achieved in CMOS process. Moreover, it is convenient to make multichannel conversion. Due to their mixed advantages in resolution, speed, power and cost, successive approximation ADCs are widely applied in industry controlling, medical instruments, auxiliary analogtodigital interfaces of microprocessors and so on. A , 12bit, 500kS/s lowpower successive approximation ADC is designed in this thesis, which adopts single railtorail input and has powerdown mode. Study work can be categorized into 3 parts: ① A segmented capacitive digitalto analog converter (DAC) is designed with 2 separated 6bit arrays which consist of 128 unit capacitors in all, resulting in smaller chip area and lower dynamic power. Moreover, thermometer coding is applied to the top 3 bits, ensuring the DAC’s monotonicity. Common centroid geometry is introduced in the layout to improve matching property. ② A multistage parator is designed, which is posed of 3 preamplifiers and a latch. Each preamplifier is optimized according to its position, the design of them and the analog buffer has already taken kickback noise into consideration. An offset cancellation technique is applied too. Simulation results show that, the proposed parator can distinguish input with 10mV offset at 10MHz, while its power is 600uW. ③ The control circuit is designed in several modules, which is described in verilogHDL, synthesized, placed and routed automatically. This digital block coordinates analog circuits to finish the successive approximation, and switches the chip into powerdown mode or work mode. After circuit design and simulation, the physical layout design, postsimulation and chip measurement are also finished. The proposed ADC is designed and fabricated in UMC Mixed Mode CMOS process, occupying 1mm. Measurement results show that, its SNDR achieves at 500kS/s, thus ENOB is , and |DNL| is less than 2LSB, |INL| is less than 4LSB, with overall power only . Keywords: successive approximation ADC DAC parator 目 錄 III 目 錄 第 1 章 引言 ...............................................................................................................1 選題背景及意義 ...............................................................................................1 研究工作主要內(nèi)容 ...........................................................................................2 論文各部分主要內(nèi)容 .......................................................................................3 第 2 章 逐次逼近 ADC 概述 .....................................................................................4 逐次逼近 ADC 的工作原理 .............................................................................4 逐次逼近 ADC 的典型結(jié)構(gòu) .............................................................................5 電壓定標(biāo)型逐次逼近 ADC ........................................................................5 電流定標(biāo)型逐次逼近 ADC ........................................................................7 電荷定標(biāo)型逐次逼近 ADC ........................................................................8 其他結(jié)構(gòu)逐次逼近 ADC ..........................................................................13 逐次逼近 ADC 的研究現(xiàn)狀 ...........................................................................13 第 3 章 DAC 的研究與設(shè)計(jì) ....................................................................................15 DAC 結(jié)構(gòu)的選擇 ............................................................................................15 分段電容 DAC 的工作原理 ...........................................................................15 分段電容 DAC 的電路設(shè)計(jì) ...........................................................................17 分段電 容 DAC 的版圖設(shè)計(jì) ...........................................................................22 電容匹配精度 ...........................................................................................22 抑制干擾 ......................................................