eda技術(shù)與應(yīng)用講義第3章原理圖輸入設(shè)計(jì)方法quartusii版本(已修改)
2025-02-17 23:23 本頁面
【正文】 第 3章 原理圖輸入設(shè)計(jì)方法Quartus II 版操作 EDA技術(shù)與應(yīng)用 課程講義 合肥工業(yè)大學(xué) 彭良清 上一章 下一章 本章內(nèi)容 1. 何時(shí)使用 原理圖設(shè)計(jì)輸入 2. 常用文件介紹 3. 設(shè)計(jì)步驟 4. 元件庫(kù) 和 Altera 宏的使用 5. 如何將 VHDL代碼文件生成 圖形 符號(hào) 何時(shí)使用 原理圖設(shè)計(jì)輸入 ？ 1. 符合 傳統(tǒng)的 電路設(shè)計(jì) 習(xí)慣 2. 一般只是在 “ toplevel” (頂層 )文件中使用？ Quartus II常用文件介紹 文件擴(kuò)展名稱 用 途 MAX+PLUS II 中的名稱 .vhd VHDL代碼源文件 .vhd .bdf 圖形輸入源文件 .gdf .qsf 器件 引腳 與編譯配置指配文件 .qsf .pof CPLD,EEPROM 器件 編程文件 .pof .sof FPGA器件的 SRAM 文件配置 .sof 一般步驟 1. 電路的模塊劃分 2. 設(shè)計(jì)輸入 3. 器件和引腳指配 4. 編譯與排錯(cuò) 5. 功能仿真和時(shí)序仿真 6. 編程與配置，設(shè)計(jì)代碼的芯片運(yùn)行 電路的模塊劃分 ? 人工 根據(jù)電路功能 進(jìn)行 模塊劃分 ? 合理的模塊劃分 關(guān)系到 1. 電路的性能 2. 實(shí)現(xiàn)的難易程度 ? 根據(jù)模塊劃分和系統(tǒng)功能 確定 ： PLD芯片型號(hào) 模塊劃分后，就可以進(jìn)行 具體設(shè)計(jì) 了 設(shè)計(jì)輸入 一般 EDA軟件允許 3種設(shè)計(jì)輸入： 1. HDL語言 2. 電路圖 3. 波形輸入 圖形設(shè)計(jì)輸入的過程 + + 圖形設(shè)計(jì) :圖元 圖形設(shè)計(jì) :端口 如何編寫一個(gè)新的圖形文件？ ?FILENEW出現(xiàn)以下對(duì)話窗，選擇如下： 如何調(diào)入元件？ ? EditInsert Symbol 出現(xiàn)下面窗口 將 自己編寫的 符號(hào)調(diào)入 從 標(biāo)準(zhǔn)庫(kù)中 調(diào)入 將符號(hào)之間連線 調(diào)入 I/O端口元件符號(hào) 2類 標(biāo)準(zhǔn)庫(kù) 1. Megafunctions/LPM 宏模塊 功能復(fù)雜、參數(shù)可設(shè)置的模塊 2. Primitives 基本圖元 簡(jiǎn)單的、功能固定的邏輯元件，不可調(diào)整參數(shù) 如何將 VHDL設(shè)計(jì)編程 Symbol 1. VHDL文件編譯后，自動(dòng)生成同名的符號(hào)文件 2. 符號(hào)文件的擴(kuò)展名稱（ *.bsf） 3. 調(diào)入過程如下： 何為 ？ 器件和引腳指配 ? 器件指配 ? 為設(shè)計(jì)輸入 選擇合適的 PLD器件型號(hào) ? 何謂引腳指配 ? 將設(shè)計(jì)代碼（圖形）中的 端口（ PORT） 和 PLD芯片的引腳 （ PIN） 對(duì)應(yīng)起來的 . ? 指配文件 ? MAX+PLUS II： “ *.acf ” ? Quartus II： “ *.qsf ” 器件和引腳指配的方法 方法有 2種 1. 在軟件的菜單界面中指配 2. 修改指配文件（是文本文件） 菜單界面中 指 配 修改指配文件 ? CHIP io_2d_lock ? BEGIN ? |iVD : INPUT_PIN = 7。 ? |iHD : INPUT_PIN = 8。 ? |iDENA : INPUT_PIN = 6。 ? |iCLK : INPUT_PIN = 211。 ? |oCLK : OUTPUT_PIN = 237。 ? |oVD : OUTPUT_PIN = 234。 ? |oHD : OUTPUT_PIN = 233。 ? |oDENA : OUTPUT_PIN = 235。 ? ................................................. ? DEVICE = EPF10K30AQC2402。 ? END。 ? ........................................ 編譯與排錯(cuò) 編譯過程有 2種，作用分別為： 1. 語法編譯：只是綜合并輸出網(wǎng)表 ? 編譯設(shè)計(jì)文件，綜合產(chǎn)生門級(jí)代碼 ? 編譯器只運(yùn)行到綜合這步就停止了 ? 編譯器只產(chǎn)生估算的延時(shí)數(shù)值 2. 完全的編譯：包括編譯，網(wǎng)表輸出，綜合，配置器件 ? 編譯器除了完成以上的步驟，還要將設(shè)計(jì)配置到 ALTERA的器件中去 ? 編譯器根據(jù)器件特性產(chǎn)生真正的延時(shí)時(shí)間和給器件的配置文件 功能仿真和時(shí)序仿真 ? 仿真的概念： 在設(shè)計(jì)代碼下載到芯片前，在 EDA軟件中對(duì)設(shè) 計(jì)的輸 出進(jìn)行波形仿真。 ? 常用的 2種仿真模式 1. 功能仿真 對(duì)設(shè)計(jì)的邏輯功能進(jìn)行仿真 2. 時(shí)序仿真 對(duì)設(shè)計(jì)的邏輯功能和信號(hào)的時(shí)間延時(shí)進(jìn)行仿真。 ? 仿真前還要做的工作 輸入信號(hào)的建立 Quartus II軟件中 關(guān)于仿真的原文 2種 仿真文件 1. 矢量波形文件： ? a Vector Waveform File (.vwf) 2. 文本矢量文件 ? a textbased Vector File (.vec), 編程與配置 最后， 如果仿真 也正確 的話， 那我們就可以 將設(shè)計(jì)代碼 配置或者編程 到 芯片 中了 ? 編程的文件類型 ? 對(duì)于 CPLD或者 EPC2， ECS1等配置芯片，編程文件擴(kuò)展名為：“ *.POF “ ? 配置的文件類型 ? 對(duì)于 FPGA芯片，配置文件擴(kuò)展名為： “ *.SOF “ 硬件設(shè)計(jì)和軟件設(shè)計(jì)的時(shí)間協(xié)調(diào) 1. 軟件模塊劃分，器件的初步信號(hào)確定（主要是根據(jù)需要的 I/O引腳的數(shù)量） 2. 軟件設(shè)計(jì)，硬件外圍電路設(shè)計(jì)和器件選擇 3. 軟件仿真 4. 仿真完成后，器件信號(hào)的重新審核，進(jìn)行硬件電路圖設(shè)計(jì) 5. 綜合調(diào)試 6. 完成 設(shè)計(jì)的幾個(gè)問題 ?如何組織多個(gè)設(shè)計(jì)文件的系統(tǒng)？，項(xiàng)目的概念。 ?時(shí)鐘系統(tǒng)如何設(shè)計(jì)？ ?電路的設(shè)計(jì)功耗 ?高速信號(hào)的軟件和硬件設(shè)計(jì) The end. 以下內(nèi)容 為 正文的引用， 可不閱讀。 常用 EDA工具軟件
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