ic數(shù)字前端_數(shù)字后端_流程與工具(已修改)
2025-01-20 14:23 本頁(yè)面
【正文】 數(shù)字后端流程與工具 電子科技大學(xué)通信學(xué)院 111教研室 版權(quán)所有 Notes ?本 PPT內(nèi)容是整個(gè) DDC項(xiàng)目組的集體學(xué)習(xí)研究成果 ?感謝已經(jīng)畢業(yè)的曾經(jīng)參與后端項(xiàng)目的師兄師姐，以及各位老師。 ?聞道有先后，術(shù)業(yè)有專(zhuān)攻 ?共同學(xué)習(xí)，共同進(jìn)步 ?大家有問(wèn)題請(qǐng)直接請(qǐng)教熟悉相應(yīng)工具的同學(xué)。 ?Tips：可以參考 QUATURS II的 design flow??！ Contents 基于標(biāo)準(zhǔn)單元的 ASIC設(shè)計(jì)流程 1 數(shù)字前端設(shè)計(jì) (frontend) 2 數(shù)字后端設(shè)計(jì) (backend) 3 Q A 4 3 教研室 ASIC后端文件歸檔 Contents 基于標(biāo)準(zhǔn)單元的 ASIC設(shè)計(jì)流程 1 數(shù)字前端設(shè)計(jì) (frontend) 2 數(shù)字后端設(shè)計(jì) (backend) 3 Q A 4 3 教研室 ASIC后端文件歸檔 基于 standcell的 ASIC設(shè)計(jì)流程 A r c h i t e c h t u r a l s p e c s R T L c o d i n gC o n c e p t + M a r k e t R e s e a r c hR T L s i m u l a t i o nL o g i c S y n t h e s i s , O p t i m i z a t i o n S c a n I n s e r t i o nF o r m a l V e r i f i c a t i o n( R T L v s G a t e s )P r e l a y o u t S T AT i m i n gO K ?F l o o r p l a n n i n g P l a c e m e n t ,C T I n s e r t i o nA u t o R o u t i n gF o r m a l V e r i f i c a t i o n( S c a n I n s e r t e d N e t l i s t v sC T I n s e r t e d N e t l i s t )D R C , L V S , E C OP o s t l a y o u t S T AT i m i n gO K ?F o r m a l V e r i f i c a t i o n( E C O N e t l i s t v sC T I n s e r t e d N e t l i s t )P o w e r c h e c kN oY e sN oT a p e O u tY e sD CM O D E L S I MM B I S T A R C H I T E C TF O R M A L I T YP TA s t r oA s t r o R a i lF O R M A L I T YP TH e r c u l e sC a l i b e rV i r t u o s o數(shù)字前端設(shè)計(jì)。以生成可以布局布線的網(wǎng)表為終點(diǎn)。 數(shù)字后端設(shè)計(jì)。以生成可以可以送交 foundry迚行流片的 GDS2文件為終點(diǎn)。 術(shù)詫?zhuān)? tapeout—提交最終GDS2文件做加工； Foundry—芯片代工廠，如中芯國(guó)際。 算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 綜合工具根據(jù)基本單元庫(kù)的功能 時(shí)序模型，將行為級(jí)代碼翻譯成具體的電路實(shí)現(xiàn)結(jié)構(gòu) LAYOUT gds2 基于 standcell的 ASIC設(shè)計(jì)流程 布局布線工具根據(jù)基本單元庫(kù)的時(shí)序 幾何模型，將電路單元布局布線成為實(shí)際電路版圖 對(duì)功能，時(shí)序，制造參數(shù)迚行檢查 TAPE
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