【正文】 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 電子科技大學(xué) 通信與信息工程學(xué)院 第 4章 總線(xiàn)技術(shù)與總線(xiàn)標(biāo)準(zhǔn) 4學(xué)時(shí) 1 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 第 4章 總線(xiàn)技術(shù)與總線(xiàn)標(biāo)準(zhǔn)（ 4課時(shí)） 總線(xiàn)技術(shù) （掌握） ? 總線(xiàn)技術(shù)概述 ? 總線(xiàn)仲裁 ? 總線(xiàn)操作與時(shí)序 總線(xiàn)標(biāo)準(zhǔn) （理解） ? 片內(nèi) AMBA總線(xiàn) ? PCI系統(tǒng)總線(xiàn) ? 異步串行通信總線(xiàn) 2 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)技術(shù) ? 總線(xiàn)是計(jì)算機(jī)系統(tǒng)中的 信息傳輸通道 ，由系統(tǒng)中各個(gè)部件所共享 。 總線(xiàn)的特點(diǎn)在于 公用性， 總線(xiàn)由多條通信線(xiàn)路（線(xiàn)纜）組成 ? 計(jì)算機(jī)系統(tǒng)通常包含 不同種類(lèi)的總線(xiàn) ，在不同層次上為計(jì)算機(jī)組件之間提供通信通路 ? 采用總線(xiàn)的原因 : ? 非總線(xiàn)結(jié)構(gòu)的 N個(gè)設(shè)備的互聯(lián)線(xiàn)組數(shù)為 N*(N1)/2 ? 非總線(xiàn)結(jié)構(gòu)的 M發(fā) N收設(shè)備間的互聯(lián)線(xiàn)組數(shù)為 M*N ? 采 用總線(xiàn)的優(yōu)勢(shì) ?減少部件間連線(xiàn)的數(shù)量 ?擴(kuò)展性好，便于構(gòu)建系統(tǒng) ?便于產(chǎn)品更新?lián)Q代 3 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)要素 ? 線(xiàn)路介質(zhì) ?種類(lèi)： 有線(xiàn)（電纜、光纜）、無(wú)線(xiàn)（電磁波） ?特性 ? 原始數(shù)據(jù)傳輸率 ? 帶寬 ? 對(duì)噪聲的敏感性： 內(nèi)部或外部干擾 ? 對(duì)失真的敏感性： 信號(hào)和傳輸介質(zhì)之間的互相作用引起 ? 對(duì)衰減的敏感性： 信號(hào)通過(guò)傳輸介質(zhì)時(shí)的功率損耗 ? 總線(xiàn)協(xié)議 總線(xiàn)信號(hào)： 有效電平、傳輸方向 /速率 /格式等 電氣性能 機(jī)械性能 總線(xiàn)時(shí)序： 規(guī)定通信雙方的聯(lián)絡(luò)方式 總線(xiàn)仲裁： 規(guī)定解決總線(xiàn)沖突的方式 如接口尺寸、形狀等 其它： 如差錯(cuò)控制等 4 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)協(xié)議組件 5 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)分類(lèi) 按 所處位置 (數(shù)據(jù)傳送范圍 ) 片內(nèi)總線(xiàn) 芯片總線(xiàn) （片間總線(xiàn)、元件級(jí)總線(xiàn)） 系統(tǒng)內(nèi)總線(xiàn) （插板級(jí)總線(xiàn)） 系統(tǒng)外總線(xiàn) （通信總線(xiàn)） 非通用總線(xiàn)（與具體芯片有關(guān)） 通用標(biāo)準(zhǔn)總線(xiàn) 地址總線(xiàn) 控制總線(xiàn) 按 總線(xiàn)功能 數(shù)據(jù)總線(xiàn) 并行總線(xiàn) 串行總線(xiàn) 按 數(shù)據(jù)格式 按 時(shí)序關(guān)系 (握手方式 ) 同步 異步 半同步 同步 異步 6 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) ④ 外部總線(xiàn)、 (系統(tǒng) )外總線(xiàn) 如并口、串口 ③ 系統(tǒng)總線(xiàn)、 (系統(tǒng) )內(nèi)總線(xiàn) 如 ISA、 PCI ② 片 (間 )總線(xiàn) 三總線(xiàn)形式 ① 片內(nèi)總線(xiàn) 單總線(xiàn)形式 計(jì)算機(jī)系統(tǒng)的四層總線(xiàn)結(jié)構(gòu) 運(yùn)算器 寄存器 控制器 CPU 存儲(chǔ)芯片 I/O芯片 主板 擴(kuò)展 接口板 擴(kuò)展 接口板 計(jì)算機(jī)系統(tǒng) 其 他 計(jì)算機(jī) 系 統(tǒng) 其 他 儀 器 系 統(tǒng) 7 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)的組織形式 ?組織形式：?jiǎn)慰偩€(xiàn)、雙總線(xiàn)，多級(jí)總線(xiàn) ?單總線(xiàn) ?特征：存儲(chǔ)器和 I/O分時(shí)使用 同一總線(xiàn) ?優(yōu)點(diǎn)：結(jié)構(gòu)簡(jiǎn)單，成本低廉，易于擴(kuò)充 ?缺點(diǎn)：帶寬有限，傳輸率不高（可能造成物理長(zhǎng)度過(guò)長(zhǎng)） 8 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 雙總線(xiàn) ? 特征：存儲(chǔ)總線(xiàn) +I/O總線(xiàn) ? 優(yōu)點(diǎn)：提高了 總線(xiàn)帶寬和數(shù)據(jù)傳輸速率 ，克服單總線(xiàn)共享的限制，以及存儲(chǔ) /IO訪(fǎng)問(wèn)速度不一致而對(duì)總線(xiàn)的要求也不同的矛盾 ? 缺點(diǎn)： CPU繁忙 9 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 多級(jí)總線(xiàn) ? 特征：高速外設(shè)和低速外設(shè)分開(kāi)使用不同的總線(xiàn) ? 優(yōu)點(diǎn)：高效，進(jìn)一步提高系統(tǒng)的傳輸帶寬和數(shù)據(jù)傳輸速率 ? 缺點(diǎn)：復(fù)雜 10 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 微機(jī)的典型多級(jí)總線(xiàn)結(jié)構(gòu) 存儲(chǔ)總線(xiàn) 高速 IO總線(xiàn) 低速 IO總線(xiàn) 11 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 12 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 微機(jī)系統(tǒng)中的內(nèi)總線(xiàn)（插板級(jí)總線(xiàn)） 13 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 微機(jī)系統(tǒng)中的外總線(xiàn)（通信總線(xiàn)） 14 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)分類(lèi) 按 所處位置 (數(shù)據(jù)傳送范圍 ) 片內(nèi)總線(xiàn) 芯片總線(xiàn) （片間總線(xiàn)、元件級(jí)總線(xiàn)） 系統(tǒng)內(nèi)總線(xiàn) （插板級(jí)總線(xiàn)） 系統(tǒng)外總線(xiàn) （通信總線(xiàn)） 非通用總線(xiàn)（與具體芯片有關(guān)） 通用標(biāo)準(zhǔn)總線(xiàn) 地址總線(xiàn) 控制總線(xiàn) 按 總線(xiàn)功能 數(shù)據(jù)總線(xiàn) 并行總線(xiàn) 串行總線(xiàn) 按 數(shù)據(jù)格式 按 時(shí)序關(guān)系 (握手方式 ) 同步 異步 半同步 同步 異步 15 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 三總線(xiàn) MPU RAM ROM I/O接口 外設(shè) AB DB CB 哈佛體系結(jié)構(gòu) DSP 程序 數(shù)據(jù) I/O接口 外設(shè) 程序地址 數(shù)據(jù)讀地址 數(shù)據(jù)寫(xiě)地址 程序讀總線(xiàn) 數(shù)據(jù)讀總線(xiàn) 程序 /數(shù)據(jù)寫(xiě) 數(shù)據(jù) 程序 馮 ?諾依曼體系結(jié)構(gòu) 16 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 典型的控制信號(hào) ? 總線(xiàn)的控制信號(hào) ?存儲(chǔ)器寫(xiě)信號(hào) ?存儲(chǔ)器讀信號(hào) ?I/O寫(xiě)信號(hào) ?I/O讀信號(hào) ?總線(xiàn)請(qǐng)求信號(hào) ?總線(xiàn)授予信號(hào) ?中斷請(qǐng)求信號(hào) ?中斷應(yīng)答信號(hào) ?時(shí)鐘信號(hào) ?復(fù)位信號(hào) 17 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)隔離與驅(qū)動(dòng) ? 不操作時(shí)把功能部件與總線(xiàn)隔離 ?同一時(shí)刻只能有一個(gè)部件發(fā)送數(shù)據(jù)到總線(xiàn)上 ? 提供驅(qū)動(dòng)能力 ?數(shù)據(jù)發(fā)送方必須提供足夠的電流以驅(qū)動(dòng)多個(gè)部件 ? 提供鎖存能力 ?具有信息緩存和信息分離能力 18 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)電路中常用器件 ? 三態(tài)總線(xiàn)驅(qū)動(dòng)器 ?驅(qū)動(dòng)、隔離 ?單向、雙向 A 0 B 0 8286 OE T A 1 A 2 A 3 A 5 A 4 A 6 A 7 B 1 B 2 B 3 B 5 B 4 B 6 B 7 19 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 鎖存器 ? 信息緩存（有時(shí)也具有驅(qū)動(dòng)能力） ? 信息分離（地址與數(shù)據(jù)分離） STB DI0 DI1 直通 保持 高阻 DO0 DO1 DO 0 DO 1 DO 2 DO 3 DO 4 DO 5 DO 6 DO 7 STB V CC 8282 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 DI 1 DI 2 DI 3 DI 4 DI 5 DI 6 DI 7 OE GND DI 0 OE 20 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 微機(jī)系統(tǒng)的三總線(xiàn)結(jié)構(gòu) CLKREA DYR E S E TMXMN/ MIO /RDWRRDT/DENA L E70 ADAD ～198 AA ～ 8 2 8 2鎖 存 器( 1 、 2 或 3 )STBOE8 2 8 6收 發(fā) 器( 1 )8 2 8 4 時(shí) 鐘RESRDY等 待 狀 態(tài)發(fā) 生 器CCVINTAGNDA D D R / D A T AOETDAT A地 址 總 線(xiàn)數(shù) 據(jù) 總 線(xiàn)C P UCCVGND21 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 最小模式總線(xiàn)連接 22 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) M/IO 高 M 低 IO CLK T1 T2 T3 T4 A15~0 ALE A19~A16/S6~S3 S6 ~ S3 A19~A16 AD15~AD0 A15 ~ 0 D15~ 0 CPU讀存儲(chǔ)器 /IO的時(shí)序圖 RD DT/R