【正文】 實習(xí) 成 績 評 定 表 評定項目 內(nèi) 容 滿 分 評 分 總 分 學(xué)習(xí)態(tài)度 學(xué)習(xí)認(rèn)真，態(tài)度端正，遵守紀(jì)律 10 答疑和設(shè)計情況 認(rèn)真查閱資料，勤學(xué)好問，提出的問題有一定的深度，分析解決問題的能力教強。 40 說明書 質(zhì)量 設(shè)計方案正確、表達清楚；設(shè)計思路、實驗（論證）方法科學(xué)合理；達到課程設(shè)計任務(wù)書規(guī)定的要求；圖、表、文字表達準(zhǔn)確規(guī)范，上交及時。 40 回答問題情況 回答問題準(zhǔn)確，基本概念清楚，有理有據(jù)，有一定深度。 10 總成績 采用等級評分標(biāo)準(zhǔn)，分為優(yōu)、良、中、及 格、不及格五個等級。 指導(dǎo)教師評語： 簽 名： 年 月 日 基于 VHDL語言實現(xiàn)數(shù)字電子鐘的設(shè)計 ［ 摘 要 ］： VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 1987年底， VHDL 被 IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱87版 ） 之后，各 EDA公司相繼推出了自己的 VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言 。 隨著基于 PLD 的 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴大與深入， EDA 技術(shù)在電子信息、通信、自動控制及計算機應(yīng)用等領(lǐng)域的重要性日益突出。本文詳細介紹 EDA 課程設(shè)計任務(wù) —— 數(shù)字鐘的設(shè)計的詳細設(shè)計過程及結(jié)果，并總結(jié)出 心得體會。 ［關(guān)鍵字］ ： EDA 技術(shù)； VHDL 語言；數(shù)字鐘 EDA 技術(shù)作為現(xiàn)代電子設(shè)計技術(shù)的核心，它依賴強大的計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合，以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。 ???筆者詳細介紹在 QUARTUS II 軟件環(huán)境下開發(fā)基于 VHDL語言數(shù)字鐘的設(shè)計。 一．設(shè)計要求： 設(shè)計內(nèi)容 選用合適的可編程邏輯器件及外圍電子元器件，設(shè)計一個數(shù)字電子鐘，利用 EDA軟件（ QUARTUS Ⅱ）進行編譯及仿真，設(shè)計輸入可采用 VHDL 硬件描述語言輸入法 ）和原理圖輸入法，并下載到 EDA 實驗開發(fā)系統(tǒng)，連接外圍電路，完成實際測試。 設(shè)計要求 （ 1）具有時、分、秒計數(shù)顯示功能。 （ 2）具有清零的功能，且能夠?qū)τ嫊r系統(tǒng)的小時、分鐘進行調(diào)整。 （ 3）小時為十二小時制。 二．實驗?zāi)康模? 這次 EDA設(shè)計中， 提高手動能力。 ， 以及時事時鐘外圍硬件設(shè)備的組成。 。 ，六進制，二十四進制計數(shù)器的設(shè)計方法。 ，及編碼。 。 燈的花樣顯示。 CPLD 技術(shù)的層次化設(shè)計方法 三 .實驗方案： 數(shù)字系統(tǒng)的設(shè)計采用自頂向下、由粗到細 , 逐步分解的設(shè)計方法 , 最頂層電路是指系統(tǒng)的整體要求 , 最下層是具體的邏輯電路的實現(xiàn)。自頂向下的設(shè)計方法將一個復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊 , 從而進行設(shè)計描述 , 并且應(yīng)用 EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化 , 門級電路的布局 , 再下載到硬件中實現(xiàn)設(shè)計。因此對于數(shù)字鐘來說首先是時分秒的計數(shù)功能，然 后能顯示，附帶功能是清零、調(diào)整時分。通過參考 EDA課程設(shè)計指導(dǎo)書，現(xiàn)有以下方案： ：時鐘信號，清零按鍵，調(diào)時按鍵，調(diào)分按鍵；輸出端口有：用于接數(shù)碼管的八段碼輸出口，掃描用于顯示的六個數(shù)碼管的輸出口。 ： （ 1） 時間計數(shù)模塊。分秒計數(shù)模塊計數(shù)為 60計數(shù)，時計數(shù)模塊為 12計數(shù)。 （ 2） 顯示模塊。顯示模塊由一個六進制計數(shù)器模塊和一個七段譯碼器組成。進制計數(shù)器為六選一選擇器的選擇判斷端提供輸入信號 , 六選一選擇器的選擇輸出端分別接秒個位、秒十位、分個位、分十位和時個位、 時十位的選通位用來完成動態(tài)掃描顯示，同時依次輸出秒個位、秒十位、分個位、分十位和時個位、時十位數(shù)向給譯碼模塊 。 （ 3）報警模塊當(dāng)時間到整點時就報時。輸入有時分秒計數(shù)，時鐘脈沖。 （ 4） 采用點陣式數(shù)碼管顯示，點陣式數(shù)碼管是由八行八列的發(fā)光二極管組成，對于顯示文字比較適合 ,如采用在顯示數(shù)字顯得太浪費 ,且價格也相對較高 ,所以不用此種作為顯示 .采用 LED數(shù)碼管動態(tài)掃描 ,LED數(shù)碼管價格適中 ,對于顯示數(shù)字最合適 ,但無法顯示圖形文字，在顯示星期是也只能用數(shù)字表示，而且采用動態(tài)掃描法與單片機連接時 ,在編程時比較復(fù)雜。所以 也不采用了 LED 數(shù)碼管作為顯示。采用 LCD 液晶顯示屏 ,液晶顯示屏的顯示功能強大 ,可顯示文字 ,圖形 ,顯示多樣 ,清晰可見 ,所以在此設(shè)計中采用 LCD 液晶顯示屏 。 四．實驗原理： 1. 實驗主控系統(tǒng) 原理 圖 ： ： 以上為方案原理圖，秒計數(shù)、分計數(shù)模塊為 60 計數(shù)，計滿后分別產(chǎn)生分脈沖、時脈 ，用于分計數(shù)、時計數(shù)。各計數(shù)器同時將計數(shù)值送報時模塊和 送數(shù)及六選一選擇器模塊。送數(shù)及六選一選擇器模塊依次將秒分時數(shù)送往譯碼模 塊譯碼，同時產(chǎn)生掃描信號用于數(shù)碼管掃描顯示。整點報警在整點時刻將秒脈沖信號送揚聲器聲音報警。 （ 1） 秒計數(shù)模塊： 秒計數(shù) 分計數(shù) 時計數(shù) 送數(shù)及六選一選擇器 整點報警 數(shù)碼管 秒脈沖 分脈沖 時脈沖 秒脈沖 時計數(shù) 秒計數(shù) 分計數(shù) 譯碼 傳數(shù) 掃描 揚聲器 Second 模塊為秒計數(shù)模塊。 Clk 作為秒脈沖， reset 復(fù)位， setmin 用于調(diào)整分鐘，接按鍵，enmin 是當(dāng)秒計數(shù)記到 59 后產(chǎn)生分脈沖，秒計數(shù)重新從 0 開始計數(shù)。 Daout 為秒計數(shù)。 （ 2） 分計數(shù)模塊： 分計數(shù)為分計數(shù)模塊。 Clk 作為分脈沖，接 second 模塊的 enmin,reset 用于復(fù)位， sethour用于調(diào)整小時，接按鍵， enhour 是當(dāng)分計數(shù)記到 59 后產(chǎn)生時脈沖，分計數(shù)重新從 0 開始計數(shù)。 Daout 為分計數(shù)。 （ 3） 時計數(shù)模塊： 時計數(shù) 為時計數(shù)模塊， clk 為時脈沖，接 minute 模塊的 enhour， reset 復(fù)位， daout 為時計數(shù)。 五 ．硬件要求 ： 在同一 EPLD芯片 EPF10K10 上集成了如下電路模塊： 1．時鐘計數(shù)： 秒 —— 60進制 BCD碼計數(shù)； 分 —— 60進制 BCDD碼計數(shù)； 時 —— 24進制 BCDD碼計數(shù)； 同時整個計數(shù)器有清零，調(diào)分，調(diào)時功能。在接近整數(shù)時間 能提供報時信號。 2．具有驅(qū)動 8位八段共陰掃描數(shù)碼管的片選驅(qū)動信號輸出和八段字形譯碼輸 出。編碼和掃描可參照“實驗四”。 3．揚生器在整點時有報時驅(qū)動信號產(chǎn)生 。 六．實驗源程序 及流程圖 : （ VHDL） library ieee。 use 。 use 。 use 。 entity daclk is port( Clk : in std_logic。 時鐘輸入 Rst : in std_logic。 復(fù)位輸入 S1,S2 : in std_logic。 時間調(diào)節(jié)輸入 SPK : out std_logic。 揚聲器輸出 Display : out std_logic_vector(7 downto 0)。 八段碼管顯示輸出 SEG_SEL : buffer std_logic_vector(2 downto 0) 。 八段碼管掃描驅(qū)動 lam :out std_logic_vector(2 downto 0) )。 end daclk。 architecture behave of daclk is signal Disp_Temp : integer range 0 to 15。 signal Disp_Decode : std_logic_vector(7 downto 0)。 signal SEC1,SEC10 : integer range 0 to 9。 signal MIN1,MIN10 : integer range 0 to 9。 signal HOUR1,HOUR10 : integer range 0 to 9。 signal Clk_Count1 : std_logic_vector(13 downto 0)。 signal Clk1Hz : std_logic。 signal Music_Count : std_logic_vector(2 downto 0)。 signal count : std_logic_vector(1 downto 0)。 signal lamp :std_logic_vector(2 downto 0)。 begin process(Clk) 產(chǎn)生 1Hz 時鐘的分頻計數(shù)器 begin if(Clk39。event and Clk=39。139。) then if(Clk_Count110000) then Clk_Count1=Clk_Count1+1。 else Clk_Count1=00000000000001。 end if。 end if。 end process。 Clk1Hz=Clk_Count1(13)。 process(Clk1Hz,Rst) begin if(Rst=39。039。) then 系統(tǒng)復(fù)位 SEC1=0。 SEC10=0。 MIN1=0。 MIN10=0。 HOUR1=0。 HOUR10=0。 elsif(Clk1Hz39。event and Clk1Hz=39。139。) then if(S1=39。039。) then 調(diào)節(jié)小時 if(HOUR1=9) then HOUR1=0。 HOUR10=HOUR10+1。 elsif(HOUR10=2 and HOUR1=3) then HOUR1=0。 HOUR10=0。 else HOUR1=HOUR1+1。 end if。 elsif(S2=39。039。) then 調(diào)節(jié)分鐘 if(MIN1=9) then MIN1=0。 if(MIN