基于vhdl語言的數(shù)字電子鐘設(shè)計(已修改)
2024-11-28 15:01 本頁面
【正文】 基于 VHDL 語言的數(shù)字 電子鐘設(shè)計 摘要： 本文 在簡要介紹了 EDA 技術(shù)特點的基礎(chǔ) 上 ，用 EDA 技術(shù)作為開發(fā)手段 ，運用 VHDL 語言 ，采用了 自頂向下的設(shè)計方法 ， 實現(xiàn)計時 24 小時的電子時鐘的設(shè)計，并利用 QuartusII 軟件集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到 CPLD 器件中，經(jīng)實際電路測試，該系統(tǒng)性能實現(xiàn)。 關(guān)鍵字： EDA 數(shù)字 電子時鐘 CPLD VHDL 功能仿真 一． 引言： 現(xiàn)代電子技術(shù)的核心是 EDA(Electronic Design Automation)技術(shù)。 EDA技術(shù)就是依靠功能強大的電子計算機，在 EDA 工具軟件平臺上，對硬件描述語言HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自 動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直到下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC（ Application Specific Integrated Circuit）芯片中，實現(xiàn)既定的電子電路設(shè)計功能。 VHDL 是超高速集成電路硬件描述語言（ Very High Speed Integrated Circuit Hardware Description Language） 的縮寫，在美國國防部支持下于 1985年成功開發(fā)的一種快速設(shè)計電路的工具，是目前標(biāo)準(zhǔn)化流程最高的硬件描述語 言。 IEEE 于 1987 年將 VHDL 采納為 IEEE1067 標(biāo)準(zhǔn)。 VHDL 經(jīng)過 20 多年的發(fā)展、應(yīng)用和完善，以其強大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計結(jié)構(gòu)、靈活的語言表達(dá) 風(fēng)格和多 層的仿真測試手段，在電子領(lǐng)域受到了普遍的認(rèn)同和廣泛的接觸。 EDA技術(shù)使得電子電路設(shè)計者的工作僅限于利用硬件描述語言和 EDA軟件平臺來完成對系統(tǒng)硬件功能的實現(xiàn)，極大地提高了設(shè)計效率，縮短了設(shè)計周期，節(jié)省了設(shè)計成本 。 20世紀(jì) 90年代以來，微電子工藝有了驚人的發(fā)展， 2020年工藝水平已經(jīng)達(dá)到了 60nm，目前正向 45nm邁進(jìn)。大容量的可編程邏輯器件陸續(xù)面世，對電子設(shè)計的 工具提出了更高的要求，提供了廣闊的發(fā)展空間，促進(jìn)了 EDA技術(shù)的新成。特別重要的是，世界各 EDA公司致力推出兼容各種硬件實現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述 語言的 EDA工具軟件，有效地將 EDA技術(shù)推向成熟。 本設(shè)計采用自頂向下、混合輸入方式（原理圖輸入 — 頂層文件連接和 VHDL語言輸入 — 各模塊程序設(shè)計），實現(xiàn)數(shù)字鐘的設(shè)計、下載和調(diào)試。 二 .設(shè)計 基本 要求 設(shè)計一個電子鐘， 在輸入時鐘脈沖的作用下，采用 24小時制計時， 可以顯示時、分、秒，用戶可以設(shè)置時間 . 三 .設(shè)計 目的 1. 掌握多位計數(shù)器相連的設(shè)計方法。 2. 掌握十六進(jìn)制，二十四進(jìn)制，六十進(jìn)制計數(shù)器的設(shè)計方法。 3. 掌握 CPLD 技術(shù)的層次化設(shè)計方法。 4. 了解軟件的元件管理含義以及模塊元件之間的連接概念。 5. 掌握電子電路一般的設(shè)計方法，并了解電子產(chǎn)品的研制開發(fā)過程，基本掌握電子電路安裝和調(diào)試的方法。 6. 培養(yǎng)獨立 分析問題，解決問題的能力。 四．設(shè)計原理 電子時 鐘是一個將 “ 時 ”“ 分 ”“ 秒 ” 顯示于人的視覺器官的計時裝置。它的計時周期為 24 小時；顯示滿刻度為 23 時 59分 59 秒，另外具備校時功能。因此，一個基本的數(shù)字鐘電路主要由 “ 時 ”“ 分 ”“ 秒 ” 計數(shù)器校時電路組成。將標(biāo)準(zhǔn)秒信號送入 “ 秒計數(shù)器 ” ， “ 秒計數(shù)器 ” 采用 60 進(jìn)制計數(shù)器，每累加60 秒發(fā)送一個 “ 分脈沖 ” 信號，該信號將被送到 “ 分 計數(shù)器 ” 。 “ 分 計數(shù)器 ”也 采用 60進(jìn)制計數(shù)器，每累加 60 分 發(fā)送一個 “ 時 脈沖 ” 信號，該信號將被送到 “ 時計數(shù)器 ” 。 “ 時計數(shù)器 ” 采用 24 進(jìn)制計數(shù)器 ，可實現(xiàn)對一天 24小時的累計。譯碼顯示電路 “ 時 ”“ 分 ”“ 秒 ” 計數(shù)器的輸出狀態(tài)六段顯示譯碼器譯碼。通 過六 位Ｌ ＥＤ 七段顯 示器 顯示 出來 。校時 電路 器是 用來對“ 時 ”“ 分 ”“ 秒 ” 顯示數(shù)字進(jìn)行校時調(diào)整的 ，可以根據(jù)當(dāng)前需要的時間來設(shè)置電子時鐘的時間，使它從這個時間開始計時。也可以對電子鐘復(fù)位，重新開始計時。 各模塊及其功能 電子鐘計數(shù)采用層次化設(shè)計，將設(shè)計任務(wù)分成若干個模塊。規(guī)定每一模塊的功能和各模塊之間的接口。 1） SECOND 模塊：用來對秒進(jìn)行計時，當(dāng)記到計數(shù)器的低四位為 1001 時，若高三位不是 101 時，則秒計數(shù)器 加 7，目的是使計數(shù)值變?yōu)?BCD 碼。若高三位是101 時，則有一進(jìn)位。當(dāng)計數(shù)器的低四位不為 1001 時，計數(shù)器加 1。 SECOND 模塊給 MINUTE 的時鐘由 SETMINUTE 和它本身記到 60 的進(jìn)位兩部分組成。 2） MINUTE 模塊：用來對分進(jìn)行計時，當(dāng)記到計數(shù)器的低四位為 1001 時，若高三位不是 101 時，則分計數(shù)器加 7，目的是使計數(shù)值變?yōu)?BCD 碼。若高三位是101 時，則有一進(jìn)位。當(dāng)計數(shù)器的低四位不為 1001 時，計數(shù)器加 1。 MINUTE 模塊的時鐘由 SETMIN 和 SECOND 記到 60的進(jìn)位兩部分組成。 3） HOUR 模塊 ：用來對時進(jìn)行計數(shù)，當(dāng)記到計數(shù)器的低四位為 1001 時，若高三位小于 010 時，則時計數(shù)器加 7，目的是使計數(shù)值變?yōu)?BCD 碼。當(dāng)計數(shù)器的高三位小于 010，低四位小于 1001 時，計數(shù)器加 1；若當(dāng)計數(shù)器記到 0100100 時，則有一進(jìn)位。 HOUR模塊的時鐘由 SETHOUR和 MINUTE記到 60的進(jìn)位兩部分組
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