數(shù)字系統(tǒng)的設(shè)計(jì)與實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告(已修改)
2025-08-02 11:14 本頁(yè)面
【正文】 數(shù) 字 系 統(tǒng) 的 設(shè) 計(jì) 與 實(shí) 驗(yàn) 學(xué)院： 專業(yè)： 班級(jí)： 學(xué)號(hào)： 姓名 指導(dǎo)老師2013 年 12月 10 日實(shí)驗(yàn)一 原碼反碼發(fā)生器一 實(shí)驗(yàn)?zāi)康模?掌握組合邏輯電路的基本設(shè)計(jì)方法。 學(xué)習(xí)波形仿真的方法。 加深對(duì)最簡(jiǎn)單的二進(jìn)制原碼、反碼的理解，靈活運(yùn)用基本的邏輯門。二 實(shí)驗(yàn)內(nèi)容設(shè)計(jì)的電路應(yīng)具備以下功能：A．包含如下端口： 一個(gè)選擇信號(hào)端口，一個(gè)8位二進(jìn)制輸入端口，一個(gè)原碼/反碼輸出端口。 B. 選擇信號(hào)的邏輯狀態(tài)為0時(shí)輸出原碼；邏輯狀態(tài)為1時(shí)輸出反碼。 完成電路設(shè)計(jì)。對(duì)設(shè)計(jì)的正確性進(jìn)行驗(yàn)證。三 實(shí)驗(yàn)要求列出所要實(shí)現(xiàn)的功能的真值表。 輸入端口輸出端口cin(十六進(jìn)制)Fincout01H001H02H1FDH03H003H04H1FBH05H005H06H1F9H07H007H08H1F7H 畫出電路的邏輯圖。編寫用VHDL語(yǔ)言描述的源程序。library ieee。use 。entity shiyan1 is port (cin : in std_logic_vector(7 downto 0)。 fin :
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