【正文】 數(shù)字集成電路設(shè)計入門 從 HDL到版圖 于敦山 北大微電子學(xué)系 課程內(nèi)容 (一 ) ? 介紹 Verilog HDL, 內(nèi)容包括： – Verilog應(yīng)用 – Verilog語言的構(gòu)成元素 – 結(jié)構(gòu)級描述及仿真 – 行為級描述及仿真 – 延時的特點及說明 – 介紹 Verilog testbench ? 激勵和控制和描述 ? 結(jié)果的產(chǎn)生及驗證 – 任務(wù) task及函數(shù) function – 用戶定義的基本單元 (primitive) – 可綜合的 Verilog描述風(fēng)格 課程內(nèi)容 (二 ) ? 介紹 Cadence Verilog仿真器 , 內(nèi)容包括： – 設(shè)計的編譯及仿真 – 源庫 (source libraries)的使用 – 用 VerilogXL命令行界面進(jìn)行調(diào)試 – 用 NC Verilog Tcl界面進(jìn)行調(diào)試 – 圖形用戶界面 (GUI)調(diào)試 – 延時的計算及反標(biāo)注 (annotation) – 性能仿真描述 – 如何使用 NC Verilog仿真器進(jìn)行編譯及仿真 – 如何將設(shè)計環(huán)境傳送給 NC Verilog – 周期 (cycle)仿真 課程內(nèi)容 (三 ) ? 邏輯綜合的介紹 – 簡介 – 設(shè)計對象 – 靜態(tài)時序分析 (STA) – design analyzer環(huán)境 – 可綜合的 HDL編碼風(fēng)格 ? 可綜合的 Verilog HDL – Verilog HDL中的一些竅門 – Designware庫 – 綜合劃分 ? 實驗 (1) 課程內(nèi)容 (四 ) ? 設(shè)計約束（ Constraint） – 設(shè)置設(shè)計環(huán)境 – 設(shè)置設(shè)計約束 ? 設(shè)計優(yōu)化 – 設(shè)計編譯 – FSM的優(yōu)化 ? 產(chǎn)生并分析報告 ? 實驗 (2) 課程內(nèi)容 (五 ) ? 自動布局布線工具 (Silicon Ensemble)簡介 課程安排 ? 共 54學(xué)時 (18) ? 講課， 27學(xué)時 – Verilog (5) – Synthesis (3) – Place amp。Route (1) ? 實驗， 24學(xué)時 – Verilog (5) – Synthesis (2) – Place amp。Route (1) ? 考試， 3學(xué)時 參考書目 ? Cadence Verilog Language and Simulation ? VerilogXL Simulation with Synthesis ? Envisia Ambit Synthesis ? 《 硬件描述語言 Verilog》 清華大學(xué)出版社， Thomas amp。Moorby，劉明業(yè)等譯， 第二章 Verilog 應(yīng)用 ? 學(xué)習(xí)內(nèi)容 – 使用 HDL設(shè)計的先進(jìn)性 – Verilog的主要用途 – Verilog的歷史 – 如何從抽象級 (levels of abstraction)理解 ? 電路設(shè)計 ? Verilog描述 術(shù)語定義 (terms and definitions) ? 硬件描述語言 HDL：描述電路硬件及時序的一種編程語言 ? 仿真器 ：讀入 HDL并進(jìn)行解釋及執(zhí)行的一種軟件 ? 抽象級 ：描述風(fēng)格的詳細(xì)程度，如行為級和門級 ? ASIC：專用集成電路 (Application Specific Integrated Circuit) ? ASIC Vender：芯片制造商，開發(fā)并提供單元庫 ? 自下而上的設(shè)計流程 ：一種先構(gòu)建底層單元，然后由底層單元構(gòu)造更大的系統(tǒng)的設(shè)計方法 。 ? 自頂向下的設(shè)計流程 ：一種設(shè)計方法，先用高抽象級構(gòu)造系統(tǒng)，然后再設(shè)計下層單元 ? RTL級 ：寄存器傳輸級 (Register Transfer Level)，用于設(shè)計的可綜合的一種抽象級 ? Tcl： Tool mand Language, 向交互程序輸入命令的描述語言 什么是硬件描述語言 HDL ? 具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M(jìn)行描述的一種高級編程語言 ? 這種特殊結(jié)構(gòu)能夠： – 描述電路的連接 – 描述電路的功能 – 在不同抽象級上描述電路 – 描述電路的時序 – 表達(dá)具有并行性 ? HDL主要有兩種： Verilog和 VHDL – Verilog起源于 C語言，因此非常類似于 C語言，容易掌握 – VHDL起源于 ADA語言，格式嚴(yán)謹(jǐn)，不易學(xué)習(xí)。 – VHDL出現(xiàn)較晚，但標(biāo)準(zhǔn)化早。 IEEE 17061985標(biāo)準(zhǔn)。 為什么使用 HDL ? 使用 HDL描述設(shè)計具有下列優(yōu)點： – 設(shè)計在高層次進(jìn)行，與具體實現(xiàn)無關(guān) – 設(shè)計開發(fā)更加容易 – 早在設(shè)計期間就能發(fā)現(xiàn)問題 – 能夠自動的將高級描述映射到具體工藝實現(xiàn) – 在具體實現(xiàn)時才做出某些決定 ? HDL具有更大的靈活性 – 可重用 – 可以選擇工具及生產(chǎn)廠 ? HDL能夠利用先進(jìn)的軟件 – 更快的輸入 – 易于管理 Verilog的歷史 ? Verilog HDL是在 1983年由 GDA(GateWay Design Automation)公司的Phil Moorby所創(chuàng)。 Phi Moorby后來成為 VerilogXL的主要設(shè)計者和Cadence公司的第一個合伙人。 ? 在 1984~1985年間， Moorby設(shè)計出了第一個 VerilogXL的仿真器。 ? 1986年， Moorby提出了用于快速門級仿真的 XL算法。 ? 1990年， Cadence公司收購了 GDA公司 ? 1991年， Cadence公司公開發(fā)表 Verilog語言，成立了 OVI(Open Verilog International)組織來負(fù)責(zé) Verilog HDL語言的發(fā)展。 ? 1995年制定了 Verilog HDL的 IEEE標(biāo)準(zhǔn)，即 IEEE1364。 Verilog的用途 ? Verilog的主要應(yīng)用包括： – ASIC和 FPGA工程師編寫可綜合的 RTL代碼 – 高抽象級系統(tǒng)仿真進(jìn)行系統(tǒng)結(jié)構(gòu)開發(fā) – 測試工程師用于編寫各種層次的測試程序 – 用于 ASIC和 FPGA單元或更高層次的模塊的模型開發(fā) 抽象級 (Levels of Abstraction) ? Verilog既是一種行為描述的語言也是一種結(jié)構(gòu)描述語言。 Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別包括： 系統(tǒng)說明 設(shè)計文檔 /算法描述 RTL/功能級 Verilog 門級 /結(jié)構(gòu)級 Verilog 版圖 /物理級 幾何圖形 行為綜合 綜合前仿真 邏輯綜合 綜合后仿真 版圖 抽象級 (Levels of Abstraction) ? 在抽象級上需要進(jìn)行折衷 系統(tǒng)說明 設(shè)計文檔 /算術(shù)描述 RTL/功能級 Verilog 門級 /結(jié)構(gòu)級 Verilog 版圖 /物理級 幾何圖形 詳細(xì)程度 低 高 輸入 /仿真速度 高 低 抽象級 (Levels of Abstraction) Verilog可以在三種抽象級上進(jìn)行描述 ? 行為級 – 用功能塊之間的數(shù)據(jù)流對系統(tǒng)進(jìn)行描述 – 在需要時在函數(shù)塊之間進(jìn)行調(diào)度賦值。 ? RTL級 /功能級 – 用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號描述系統(tǒng) – 基于一個已定義的時鐘的周期來定義系統(tǒng)模型 ? 結(jié)構(gòu)級 /門級 – 用基本單元 (primitive)或低層元件 (ponent)的連接來描述系統(tǒng)以得到更高的精確性，特別是時序方面。 – 在綜合時用特定工藝和低層元件將 RTL描述映射到門級網(wǎng)表 抽象級 (Levels of Abstraction) ? 設(shè)計工程師在不同的設(shè)計階段采用不同的抽象級 – 首先在行為級描述各功能塊，以降低描述難度，提高仿真速度。 – 在綜合前將各功能模塊進(jìn)行 RTL級描述。 – 用于綜合的庫中的大多數(shù)單元采用結(jié)構(gòu)級描述。在本教程中的結(jié)構(gòu)級描述部分將對結(jié)構(gòu)級 (門級 )描述進(jìn)行更詳細(xì)的說明。 ? Verilog還有一定的晶體管級描述能力及算法級描述能力 行為級和 RTL級 ? MUX的行為可以描述為：只要信號 a或 b或 sel發(fā)生變化，如果 sel為 0則選擇 a輸出；否則選擇 b輸出。 module muxtwo (out, a, b, sel)。 input a, b, sel。 output out。 reg out。 always @( sel or a or b) if (! sel) out = a。 else out = b。 endmodule 這個行為級 RTL描述不處理 X和 Z狀態(tài)輸入，并且沒有延時。 在行為級模型中，邏輯功能描述采用高級語言結(jié)構(gòu)，如 @, while,wait,if, case。 Testbench(test fixture)通常采用行為級描述。所有行為級結(jié)構(gòu)在 testbench描述中都可以采用。 RTL模型中數(shù)據(jù)流都是基于時鐘的。任何時鐘元件在時鐘沿處的行為都要精確描述。 RTL級描述是行為級 Verilog的子集。 結(jié)構(gòu)級描述 ? 結(jié)構(gòu)級 Verilog適合開發(fā)小規(guī)模元件，如 ASIC和 FPGA的單元 – Verilog內(nèi)部帶有描述基本邏輯功能的基本單元 (primitive)，如 and門。 – 用戶可以定義自己的基本單元 UDP(User Defined Privitives) – 綜合產(chǎn)生的結(jié)果網(wǎng)表通常是結(jié)構(gòu)級的。用戶可以用結(jié)構(gòu)級描述粘接(glue)邏輯。 ? 下面是 MUX的結(jié)構(gòu)級描述，采用 Verilog基本單元 (門 )描述。描述中含有傳輸延時。 module twomux (out, a, b, sl)。 input a, b, sl。 output out。 not u1 (nsl, sl )。 and 1 u2 (sela, a, nsl)。 and 1 u3 (selb, b, sl)。 or 2 u4 (out, sela, selb)。 endmodule 綜合不支持 ! 僅需一種語言 ? Verilog的一個主要特點是可應(yīng)用于各種抽象級。建模時可采用門級和 RTL級混合描述，在開發(fā) testfixture時可以采用行為級描述。 復(fù)習(xí) ? 什么是 Verilog ? ? Verilog是公開的嗎 ? ? 設(shè)計時什么時候采用 Verilog RTL級描述 ? ? Verilog適合做什么樣的設(shè)計 ? 解答： ? Verilog是用于硬件描述的具有時間概念的并行編程語言 ? Verilog是一種公開語言， 由 OVI負(fù)責(zé)組織，有 IEEE1394標(biāo)準(zhǔn) ? RTL描述用于綜合，或用于必須精確到每個時鐘周期的模型的建模。 ? Verilog適用于各種抽象級模型的開發(fā)及驗證 第三章 Cadence仿真器 ? 學(xué)習(xí)內(nèi)容 – 邏輯仿真算法 – 如何啟動 Verilog