常見硬件工程師筆試題(卷標(biāo)準(zhǔn)答案解析(已修改)
2025-07-09 15:24 本頁(yè)面
【正文】 硬件工程師筆試題一、電路分析：競(jìng)爭(zhēng)與冒險(xiǎn)在組合邏輯中，在輸入端的不同通道數(shù)字信號(hào)中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。因此在輸出端可能產(chǎn)生短時(shí)脈沖（尖峰脈沖）的現(xiàn)象叫冒險(xiǎn)。常用的消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有：輸入端加濾波電容、選通脈沖、修改邏輯設(shè)計(jì)等。同步與異步同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其它的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號(hào)使之同步同步就是雙方有一個(gè)共同的時(shí)鐘，當(dāng)發(fā)送時(shí)，接收方同時(shí)準(zhǔn)備接收。異步雙方不需要共同的時(shí)鐘，也就是接收方不知道發(fā)送方什么時(shí)候發(fā)送，所以在發(fā)送的信息中就要有提示接收方開始接收的信息，如開始位，結(jié)束時(shí)有停止位仿真軟件：ProteusSetup 和Hold timeSetup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別同步復(fù)位在時(shí)鐘沿采集復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。常用的電平標(biāo)準(zhǔn)TTL： transistortransistorlogicgate晶體管－晶體管邏輯門CMOS：Complementary Metal Oxide Semiconductor互補(bǔ)金屬氧化物半導(dǎo)體LVTTL(Low Voltage TTL)、LVCMOS(Low Voltage CMOS)：、RS23RS485TTL電平與CMOS電平TTL電平和CMOS電平標(biāo)準(zhǔn)TTL電平： 5V供電輸出 L： ； H： 1輸入 L： ； H： 0CMOS電平：
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