常見硬件工程師筆試題(卷標(biāo)準(zhǔn)答案解析-展示頁
2025-07-06 15:24本頁面
【正文】 485TTL電平與CMOS電平TTL電平和CMOS電平標(biāo)準(zhǔn)TTL電平： 5V供電輸出 L： ； H： 1輸入 L： ； H： 0CMOS電平：（一般是12V供電）輸出 L：*Vcc ； H：*Vcc 輸入 L：*Vcc ； H：*Vcc.CMOS電路臨界值（電源電壓為＋5V） VOHmin = VOLmax = VIHmin = =特性區(qū)別：CMOS是場效應(yīng)管構(gòu)成，TTL為雙極晶體管構(gòu)成；CMOS的邏輯電平范圍比較大（3～15V），TTL只能在5V下工作；CMOS的高低電平之間相差比較大、抗干擾性強，TTL則相差小，抗干擾能力差；CMOS功耗很小，TTL功耗較大（1～5mA/門）；CMOS的工作頻率較TTL略低，但是高速CMOS速度與TTL差不多相當(dāng)。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間Setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。異步雙方不需要共同的時鐘，也就是接收方不知道發(fā)送方什么時候發(fā)送，所以在發(fā)送的信息中就要有提示接收方開始接收的信息，如開始位，結(jié)束時有停止位仿真軟件：ProteusSetup 和Hold timeSetup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其它的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。常用的消除競爭冒險的方法有：輸入端加濾波電容、選通脈沖、修改邏輯設(shè)計等。 硬件工程師筆試題一、電路分析：競爭與冒險在組合邏輯中，在輸入端的不同通道數(shù)字信號中經(jīng)過了不同的延時，導(dǎo)致到達該門的時間不一致叫競爭。因此在輸出端可能產(chǎn)生短時脈沖（尖峰脈沖）的現(xiàn)象叫冒險。同步與異步同步邏輯是時鐘之間有固定的因果關(guān)系。同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步同步就是雙方有一個共同的時鐘，當(dāng)發(fā)送時，接收方同時準(zhǔn)備接收。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。保持時間是指
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