數(shù)字頻率計(jì)測(cè)頻系統(tǒng)的設(shè)計(jì)畢業(yè)論文(已修改)
2025-07-05 18:23 本頁(yè)面
【正文】 南京信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文作者 學(xué)號(hào) 系部 電子信息學(xué)院 專(zhuān)業(yè) 無(wú)線電技術(shù) 題目 數(shù)字頻率計(jì)測(cè)頻系統(tǒng)的設(shè)計(jì) 指導(dǎo)教師 評(píng)閱教師 完成時(shí)間： 2014年 3 月 30 日 畢業(yè)設(shè)計(jì)(論文)中文摘要（題目）：數(shù)字頻率計(jì)測(cè)頻系統(tǒng)的設(shè)計(jì)摘要：100Hz頻率計(jì)數(shù)器主要功能是在一定時(shí)間內(nèi)對(duì)頻率的計(jì)算，本篇論文主要介紹了頻率計(jì)數(shù)器的實(shí)現(xiàn)：系統(tǒng)以MAX+PULSLL II為開(kāi)發(fā)環(huán)境，通過(guò)VHDL語(yǔ)言作為硬件描述語(yǔ)言實(shí)現(xiàn)對(duì)電路結(jié)構(gòu)的描述。在VHDL語(yǔ)言中采用了一系列的語(yǔ)句,例如:元件例化、if 語(yǔ)句、case、when語(yǔ)句等。并對(duì)程序中的輸入輸出端口進(jìn)行了解釋?zhuān)o出實(shí)現(xiàn)代碼和仿真波形。關(guān)鍵詞： 100Hz 頻率計(jì)；MAX+PULSLL II；VHDL；元件例化；仿真畢業(yè)設(shè)計(jì)(論文)外文摘要Title: the Design of digital frequency meter measuring frequency systems Abstract: 100Hz frequency counter is a primary function of the frequency within a certain period of time calculation, this paper introduces the realization of frequency counters: the system in order to MAX + PULSLL II for the development of the environment, through the VHDL hardware description language as a language implementation of the circuit structure description. VHDL language used in a series of statements, such as: ponent instantiation, if such statement case when statement. And program input and output ports of the interpretation given to achieve the code and simulation waveforms.keywords: 100Hz frequency counter。 MAX + PULSLL II。 VHDL。 simulation。 ponent cases 目錄引言 51 數(shù)字頻率計(jì)測(cè)頻系統(tǒng)設(shè)計(jì)概述 5 設(shè)計(jì)要求 5 設(shè)計(jì)意義 52 電路數(shù)字頻率計(jì)測(cè)頻系統(tǒng)設(shè)計(jì)方案 6 產(chǎn)生子模塊 7 分頻模塊 7 分頻程序及仿真圖 8 計(jì)數(shù)模塊 9 計(jì)數(shù)模塊分析 9 計(jì)數(shù)模塊程序及仿真圖 10 顯示模塊 11 七段數(shù)碼管的描述 12 八進(jìn)制計(jì)數(shù)器 14 計(jì)數(shù)位選擇電路 15 總體功能描述 163 電路數(shù)字頻率計(jì)測(cè)頻系統(tǒng)頂層文件 174. 結(jié)論 19 系統(tǒng)缺點(diǎn) 19 改進(jìn)方法 19致謝 19參考文獻(xiàn) 19附表 元件清單 20引言VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語(yǔ)言）誕生于1982年，是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫(kù)（LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專(zhuān)用集成電路（ASIC）的設(shè)計(jì)。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具作為開(kāi)發(fā)手段，運(yùn)用VHDL語(yǔ)言。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。 本文用VHDL在CPLD器件上實(shí)現(xiàn)一種2b數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。1 數(shù)字頻率計(jì)測(cè)頻系統(tǒng)設(shè)計(jì)概述 設(shè)計(jì)要求216。 獲得穩(wěn)定100Hz頻率216。 用數(shù)碼管的顯示216。 用VHDL寫(xiě)出設(shè)計(jì)整個(gè)程序 設(shè)計(jì)意義216。 進(jìn)一步學(xué)習(xí)VHDL硬件描述語(yǔ)言的編程方法和步驟。216。 運(yùn)用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)對(duì)電子元器件的功能控制。216。 熟悉并掌握元件例化語(yǔ)句的使用方法 。216。 熟悉數(shù)字式頻率的基本工作原理。216。 熟悉數(shù)字頻率計(jì)中計(jì)數(shù)顯示設(shè)計(jì)。216。 熟悉掌握MAX+PLUSⅡ軟件的基本使用方法。2 電路數(shù)字頻率計(jì)測(cè)頻系統(tǒng)設(shè)計(jì)方案眾所周知，頻
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