【正文】 第三章 組合邏輯電路第一節(jié) 重點(diǎn)與難點(diǎn)一、重點(diǎn)：組合電路的信號特點(diǎn)、電路結(jié)構(gòu)特點(diǎn)以及邏輯功能特點(diǎn)。 組合電路分析是根據(jù)已知邏輯圖說明電路實(shí)現(xiàn)的邏輯功能。組合電路設(shè)計(jì)是根據(jù)給定設(shè)計(jì)要求及選用的器件進(jìn)行設(shè)計(jì)，畫出邏輯圖。如果選用小規(guī)模集成電路SSI，設(shè)計(jì)方法比較規(guī)范且容易理解，用SSI設(shè)計(jì)是讀者應(yīng)掌握的最基本設(shè)計(jì)方法。由于設(shè)計(jì)電路由門電路組成，所以使用門的數(shù)量較多，集成度低。若用中規(guī)模集成電路MSI進(jìn)行設(shè)計(jì)，沒有固定的規(guī)則，方法較靈活。無論是用SSI或MSI設(shè)計(jì)電路，關(guān)鍵是將實(shí)際的設(shè)計(jì)要求轉(zhuǎn)換為一個邏輯問題，即將文字描述的要求變成一個邏輯函數(shù)表達(dá)式。常用中規(guī)模集成電路有加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等，重要的是理解外部引腳功能，能在電路設(shè)計(jì)時(shí)靈活應(yīng)用。競爭冒險(xiǎn)現(xiàn)象的產(chǎn)生原因、判斷是否存在競爭冒險(xiǎn)現(xiàn)象以及如何消除。二、難點(diǎn)：無論是用SSI還是用MSI設(shè)計(jì)電路，首先碰到的是如何將設(shè)計(jì)要求轉(zhuǎn)換為邏輯問題，得到明確的真值表，這一步既是重點(diǎn)又是難點(diǎn)?？偨Y(jié)解決這一難點(diǎn)的方法如下：（1）分析設(shè)計(jì)問題的因果關(guān)系，分別確定輸入變量、輸出變量的個數(shù)及其名稱。（2）定義邏輯變量0、1信號的含義。無論輸入變量、輸出變量均有兩個狀態(tài)0、1，這兩個狀態(tài)代表的含義由設(shè)計(jì)者自己定義。（3）再根據(jù)設(shè)計(jì)問題的因果關(guān)系以及變量定義，列出真值表。同樣的設(shè)計(jì)要求，用MSI設(shè)計(jì)完成后，所得的邏輯電路不僅與所選芯片有關(guān)，而且還與設(shè)計(jì)者對芯片的理解及靈活應(yīng)用能力有關(guān)。讀者可在下面的例題和習(xí)題中體會。VHDL的應(yīng)用非常靈活，同一個電路問題可以有不同的描述方法，初學(xué)者可以先仔細(xì)閱讀已有的程序?qū)嵗?，再自行設(shè)計(jì)。三、考核題型與考核重點(diǎn)題型1為填空、判斷和選擇；題型2為敘述基本概念與特點(diǎn)。建議分配的分?jǐn)?shù)為3～6分。題型1為根據(jù)已知電路分析邏輯功能；題型2為根據(jù)給定的邏輯問題，設(shè)計(jì)出滿足要求的邏輯電路。建議分配的分?jǐn)?shù)為6～12分。第二節(jié) 思考題題解 簡述組合邏輯電路的分析步驟和設(shè)計(jì)步驟。答：組合邏輯電路的分析是用邏輯函數(shù)來描述已知的電路，找出輸入、輸出間的關(guān)系，從而判斷電路功能。組合邏輯電路分析有以下幾個步驟：首先根據(jù)邏輯電路圖寫出邏輯函數(shù)表達(dá)式，然后利用代數(shù)法或圖解法化簡函數(shù)，列出真值表，最后根據(jù)真值表判斷電路的邏輯功能。組合邏輯電路的設(shè)計(jì)是根據(jù)實(shí)際邏輯問題，求出實(shí)現(xiàn)相應(yīng)邏輯功能的最簡單或者最合理的數(shù)字電路的過程。邏輯電路的設(shè)計(jì)步驟如下：首先分析設(shè)計(jì)要求，建立真值表，選擇所用門的類型，將邏輯表達(dá)式化為最簡形式，或者變換為最合理的表達(dá)式，最后畫出邏輯圖。 （a）所示。（1）寫出函數(shù)F的表達(dá)示。（2）將函數(shù)F化為最簡與或式，并用與非門實(shí)現(xiàn)之。（3）若改用或非門實(shí)現(xiàn)，試寫出相應(yīng)的表達(dá)式。A Camp?！?Famp。A Bamp。amp。amp。C DB DA C（a）amp。FA B Damp。amp。amp。B C D（b）F≥1C A≥1≥1≥1A BA DB C（c）≥1D C≥1解：（1）（a）已知電路，寫出函數(shù)F的表達(dá)式如下：F=（2）將函數(shù)F化簡為最簡與或表達(dá)式，并用與非門實(shí)現(xiàn)。F =（b）所示。（3）若改用或非門實(shí)現(xiàn)，首先寫出相應(yīng)的表達(dá)式。畫出的卡諾圖，得到的與或式，從而求出F的與或非式，變換得到或非或非式。F= =（c）所示。 什么叫競爭冒險(xiǎn)現(xiàn)象？當(dāng)門電路的兩個輸入端同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換（即一個從0變成1，另一個從1變成0）時(shí)，輸出是否一定有干擾脈沖產(chǎn)生？答：競爭指的是一個門電路多個輸入信號同時(shí)跳變，或者一個信號經(jīng)過不同路徑傳到同一個門電路的輸入端導(dǎo)致信號到達(dá)時(shí)間不同的現(xiàn)象。冒險(xiǎn)指的是由于競爭可能在電路輸出端產(chǎn)生的毛刺現(xiàn)象。當(dāng)門電路的兩個輸入端同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換時(shí)，輸出不一定有干擾脈沖產(chǎn)生。 簡述VHDL的主要優(yōu)點(diǎn)。答：VHDL的覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言，VHDL已成為IEEE承認(rèn)的一個工業(yè)標(biāo)準(zhǔn)，是一種通用的硬件描述語言。VHDL有良好的可讀性，可以被計(jì)算機(jī)接受，也容易被讀者理解，VHDL源文件既是程序又是技術(shù)人員之間交換信息的文件，也可作為合同簽約者之間的文件；VHDL的生命周期長，因?yàn)閂HDL硬件描述與工藝無關(guān)； VHDL支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。 一個VHDL設(shè)計(jì)是否必須有一個結(jié)構(gòu)體？結(jié)構(gòu)體的目的是什么？一個設(shè)計(jì)可以有多個結(jié)構(gòu)體嗎？答：VHDL 設(shè)計(jì)中必須有結(jié)構(gòu)體。結(jié)構(gòu)體描述實(shí)體硬件的互連關(guān)系、數(shù)據(jù)的傳輸和變換以及動態(tài)行為。一個實(shí)體可以對應(yīng)多個結(jié)構(gòu)體，每個結(jié)構(gòu)體可以代表該硬件某方面的特性。例如用一個結(jié)構(gòu)體表示某硬件的行為特性，用另一結(jié)構(gòu)體表示該硬件的結(jié)構(gòu)特性。 端口模式IN和INOUT有什么不同？答：端口模式表示電路的數(shù)據(jù)流向。端口模式IN表示只能向端口寫入數(shù)據(jù)，而端口模式INOUT表示既可以向端口寫入數(shù)據(jù)，又可以從端口讀出數(shù)據(jù)。 編碼器的邏輯功能是什么？優(yōu)先編碼器與一般編碼器有何區(qū)別？答：編碼器可以將一組相互獨(dú)立的信號進(jìn)行編碼，形成一組相互關(guān)聯(lián)的信號，以達(dá)到減少信號個數(shù)、增強(qiáng)信號表達(dá)能力的目的。一般編碼器只允許一個信號為有效，而優(yōu)先編碼器允許同時(shí)有多個信號有效，但只識別優(yōu)先級最高的信號。 要區(qū)別24個不同信號，或者說給24個輸入信號編碼，需要幾位二進(jìn)制代碼？電路有多少個輸出？如果區(qū)別64個信號有將如何？答：若要區(qū)別24個不同信號，至少要用5位二進(jìn)制代碼，因此電路有5個輸出。若區(qū)分64個信號至少用6位二進(jìn)制代碼，因此電路有6個輸出。 什么叫譯碼器？有哪些常用譯碼器？各有何特點(diǎn)？答：將具有特定含義的不同的二進(jìn)制代碼辨別出來，翻譯成為對應(yīng)輸出信號的電路就是譯碼器。常用的譯碼器有變量譯碼器和數(shù)字顯示譯碼器。對于譯碼器每一組輸入編碼，在若干個輸出中僅有一個輸出端為有效電平，其余輸出皆處于無效電平，這類譯碼器稱為變量譯碼器。常用的有24線譯碼器、38線譯碼器、410線8421BCD譯碼器等。在數(shù)字電路中，需要將數(shù)字量的代碼經(jīng)過譯碼，送到數(shù)字顯示器顯示。能把數(shù)字量翻譯成數(shù)字顯示器能識別的譯碼器稱為數(shù)字顯示譯碼器，常用的有七段顯示譯碼器。 數(shù)據(jù)選擇器和數(shù)據(jù)分配器各具有什么功能？若想將一組并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行輸出，應(yīng)采用哪種電路？答：數(shù)據(jù)選擇器根據(jù)控制信號的不同，在多個輸入信號中選擇其中一個信號輸出。數(shù)據(jù)分配器則通過控制信號將一個輸入信號分配給多個輸出信號中的一個。若要將并行信號變成串行信號應(yīng)采用數(shù)據(jù)選擇器。 一個有使能端的譯碼器能否用作數(shù)