【正文】 面試的資料1 什么是Setup 和Holdup時(shí)間？ 建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。見圖1。 如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。 如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。 圖1 建立時(shí)間和保持時(shí)間示意圖 2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？ 在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。 產(chǎn)生毛刺叫冒險(xiǎn)。 如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。 解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。 3 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？ Verilog描述： module divide2( clk , clk_o, reset)。 input clk , reset。 output clk_o。 wire in。 reg out 。 always @ ( posedge clk or posedge reset) if ( reset) out = 0。 else out = in。 assign in = ~out。 assign clk_o = out。 endmodule 圖形描述： 4 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。 5 什么是同步邏輯和異步邏輯？ 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。 異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。 6 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。 7 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 12，5， TTL和CMOS不可以直接互連，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：你所知道的可編程邏輯器件有哪些？ PAL，PLD，CPLD，F(xiàn)PGA。 9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 module dff8(clk , reset, d, q)。 input clk。 input reset。 input [7:0] d。 output [7:0] q。 reg [7:0] q。 always @ (posedge clk or posedge reset) if(reset) q = 0。 else q = d。 endmodule 10 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包 括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題？ 電源的穩(wěn)定上，電容的選取上，以及布局的大小。 11 用邏輯門和cmos電路實(shí)現(xiàn)ab+cd 12 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或 13 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。 Delay period setup hold 14 如何解決亞穩(wěn)態(tài) 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。 15 用verilog/vhdl寫一個(gè)fifo控制器 包括空，滿，半滿信號(hào)。 16 用verilog/vddl檢測(cè)stream中的特定字符串 分狀態(tài)用狀態(tài)機(jī)寫。 17 用mos管搭出一個(gè)二輸入與非門。 18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。 19 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命令cp r, rm,uname 21 用波形表示D觸發(fā)器的功能 22 寫異步D觸發(fā)器的verilog module module dff8(clk , reset, d, q)。 input clk。 input reset。 input d。 output q。 reg q。 always @ (posedge clk or posedge reset) if(reset) q = 0。 else q = d。 endmodule 23 What is PC Chipset? 芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC（鍵盤控制器）、RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級(jí)能源管理）等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（Host Bridge）。 　　除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。 24 用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器 25 畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢library ieee。 use 。 use 。 entity pdiv is port(clk:in std_logic。 y : out std_logic)。 end pdiv。 architecture bh of pdiv is signal loadn,loadm,a,b :std_logic。 signal qn,qm: std_logic_vector(2 downto 0)。 begin process (clk,loadn,loadm) begin if loadn =39。139。 then qn=010。 elsif clk39。event and clk=39。139。 then qn=qn1。 end if。 if loadm=39。139。 then qm=010。 elsif clk39。event and clk=39。039。 then qm=qm1。 end if。 end process。 loadn=qn(2)。 loadm=qm(2)。 a=qn(1)。 b=qm(1)。 y=a nor b。 end bh。 漢王筆試 下面是一些基本的數(shù)字電路知識(shí)問題，請(qǐng)簡(jiǎn)要回答之。 a) 什么是Setup 和Holdup時(shí)間？ b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？ c) 請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？ d) 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ e) 什么是同步邏輯和異步邏輯？ f) 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。 g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包 括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題？ 飛利浦－大唐筆試歸來 1，用邏輯們和cmos電路實(shí)現(xiàn)ab+cd 2. 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或 3. 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。 Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。時(shí)hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 4. 如何解決亞穩(wěn)態(tài) 5. 用verilog/vhdl寫一個(gè)fifo控制器 6. 用verilog/vddl檢測(cè)stream中的特定字符串 信威dsp軟件面試題～ )DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉 的一種DSP結(jié)構(gòu)圖 2)說說定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說出他們的區(qū)別） 3）說說你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?4）請(qǐng)寫出【－8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。 － 揚(yáng)智電子筆試 第一題：用mos管搭出一個(gè)二輸入與非門。 第二題：集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。 第三題：名詞IRQ,BIOS,USB,VHDL,SDR