fpga-cpld基本結(jié)構(gòu)及原理(已修改)
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【正文】 2022/7/11 1 第二講 FPGA/CPLD基本結(jié)構(gòu)及原理 信息與通信學(xué)院：謝躍雷 2022/7/11 2 從電路設(shè)計(jì)者來(lái)說(shuō)，可將設(shè)計(jì)好的電路“寫(xiě)入”芯片 (PLD母片），使之成為專(zhuān)用集成電路；有些 PLD可以多次“編程（邏輯重構(gòu)）”，這就特別適合新產(chǎn)品試制或小批量生產(chǎn)。 PLD的編程技術(shù)有下列幾種工藝。 一、 PLD的編程技術(shù) 如何 “ 編程 ” ？ 2022/7/11 3 熔絲編程技術(shù) 是用熔絲作為開(kāi)關(guān)元件，這些開(kāi)關(guān)元件平時(shí)（在未編程時(shí)）處于連通狀態(tài)，加電編程時(shí)，在不需要連接處將熔絲熔斷，保留在器件內(nèi)的熔絲模式?jīng)Q定相應(yīng)器件的邏輯功能。 反熔絲編程技術(shù) 也稱(chēng)熔通編程技術(shù)，這類(lèi)器件是用逆熔絲作為開(kāi)關(guān)元件。這些開(kāi)關(guān)元件在未編程時(shí)處于開(kāi)路狀態(tài)，編程時(shí)，在需要連接處的逆熔絲開(kāi)關(guān)元件兩端加上編程電壓，逆熔絲將由高阻抗變?yōu)榈妥杩?，?shí)現(xiàn)兩點(diǎn)間的連接，編程后器件內(nèi)的反熔絲模式?jīng)Q定了相應(yīng)器件的邏輯功能。 （ 1）熔絲 (Fuse)和反熔絲 (Antifuse)編程技術(shù) 2022/7/11 4 熔絲結(jié)構(gòu) 2022/7/11 5 反熔絲結(jié)構(gòu)示意 導(dǎo) 電 層 絕 緣 層導(dǎo) 電 層 導(dǎo) 電 通 道( a ) 未 編 程( b ) 已 編 程Actel的 FPGA器件 ?體積小，集成度高，速度高，易加密，抗干擾，耐高溫 ?只能一次編程，在設(shè)計(jì)初期階段不靈活 2022/7/11 6 （ 2）浮柵型電可寫(xiě)紫外線擦除編程技術(shù) 浮柵管相當(dāng)于一個(gè)電子開(kāi)關(guān)，如 N溝浮柵管，當(dāng)浮柵中沒(méi)有注入電子時(shí)，浮柵管導(dǎo)通；當(dāng)浮柵中注入電子后，浮柵管截止。浮柵管的浮柵在原始狀態(tài)沒(méi)有電子，如果把源極和襯底接地，且在源 漏極間加電壓脈沖產(chǎn)生足夠強(qiáng)的電場(chǎng)，使電子加速躍入浮柵中，則使浮柵帶上負(fù)電荷，電壓脈沖消除后，浮柵上的電子可以長(zhǎng)期保留；當(dāng)浮柵管受到紫外光照射時(shí)，浮柵上的電子將流向襯底，擦除所記憶的信息，而為重新編程做好準(zhǔn)備。 2022/7/11 7 浮柵型紫外線擦除熔絲結(jié)構(gòu) n n+ +S DG1 G2SiO 2早期 PROM器件采用此工藝 ?可反復(fù)編程 ?不用每次上電重新下載，但相對(duì)速度慢，功耗較大 2022/7/11 8 （ 3）浮柵型電可寫(xiě)電擦除編程技（ E2PROM） 此類(lèi)器件在 CMOS管的浮柵與漏極間有一薄氧化層區(qū)，其厚度為 10μm～ 15μm，可產(chǎn)生隧道效應(yīng)。編程（寫(xiě)入）時(shí)， 漏極接地，柵極加 20V的脈沖電壓 ，襯底中的電子將通過(guò)隧道效應(yīng)進(jìn)入浮柵，浮柵管正常工作時(shí)處于截止?fàn)顟B(tài)，脈沖消除后，浮柵上的電子可以長(zhǎng)期保留；若將其 控制柵極接地，漏極加 20V的脈沖電壓 ，浮柵上的電子又將通過(guò)隧道效應(yīng)返回襯底，則使該管正常工作時(shí)處于導(dǎo)通狀態(tài)，達(dá)到對(duì)該管擦除的目的。 編程和擦除都是通過(guò)在漏極和控制柵極上加入一定幅度和極性的電脈沖來(lái)實(shí)現(xiàn)，可由用戶(hù)在“現(xiàn)場(chǎng)”用編程器來(lái)完成。 2022/7/11 9 浮柵型電可擦除熔絲結(jié)構(gòu) n n+ +G1S DG2 SiO 2大多數(shù) CPLD器件采用此工藝 ?可反復(fù)編程 ?不用每次上電重新下載，但相對(duì)速度慢，功耗較大 2022/7/11 10 （ 4） SRAM編程技術(shù) 與浮柵型熔絲結(jié)構(gòu)基本相同。 SRAM編程技術(shù)是在 FPGA器件中采用的主要編程工藝之一。 SRAM型的FPGA是易失性的，斷電后其內(nèi)部編程數(shù)據(jù)（構(gòu)造代碼）將丟失，需在外部配接 ROM存放 FPGA的編程數(shù)據(jù)。 ?可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu) ?每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛 EEPROM用于保存程序 2022/7/11 11 二、復(fù)雜可編程邏輯器件（ CPLD）的基本原理 現(xiàn)在一般把所有超過(guò)某一集成度（如 1000門(mén)以上）的 PLD器件都稱(chēng)為 CPLD。 CPLD由可編程邏輯的功能塊圍繞一個(gè)可編程互連矩陣構(gòu)成。由固定長(zhǎng)度的金屬線實(shí)現(xiàn)邏輯單元之間的互連，并增加了 I/O控制模塊的數(shù)量和功能。可以把 CPLD的基本結(jié)構(gòu)看成由 可編程邏輯陣列（ LAB） 、 可編程 I/O控制模塊和可編程內(nèi)部連線（ PIA）等三部分組成。 2022/7/11 12 LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB I/O控制模塊 P I A MAX7123的結(jié)構(gòu) 2022/7/11 13 1．可編程邏輯陣列（ LAB） 可編程邏輯陣列又若干個(gè)可編程邏輯宏單元（ Logic Macro C
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