【正文】 謝海海 簡易電子琴設(shè)計成 績指導(dǎo)教師：日 期：EDA技術(shù)課程設(shè)計題 目： EDA技術(shù)及其應(yīng)用 —— 簡易電子琴設(shè)計 姓 名： 院 系： 電子信息工程學(xué)系 專 業(yè)： 通信工程 班 級： 091班級 學(xué) 號： 指導(dǎo)教師： 2012年 1 月2EDA技術(shù)課程設(shè)計報告——簡易電子琴的設(shè)計（電子信息工程學(xué)系 指導(dǎo)教師：）摘 要 在現(xiàn)代的電子設(shè)計中，EDA技術(shù)已經(jīng)成為一種普遍的工具，它在電子信息、通信、自動控制用計算機(jī)等領(lǐng)域的重要性日益突出。本課程設(shè)計主要采用EDA技術(shù)設(shè)計一個簡易的八音符電子琴，它采用EDA作為開發(fā)工具，Verilog HDL語言為硬件描述語言，MAX + PLUS II作為程序運(yùn)行平臺，所開發(fā)的程序通過調(diào)試運(yùn)行、波形仿真驗(yàn)證，初步實(shí)現(xiàn)了設(shè)計目標(biāo)。本程序使用的硬件描述語言Verilog HDL，既能進(jìn)行面向綜合的電路設(shè)計，又可用于電路的模擬仿真，能夠在多層次上對所設(shè)計的系統(tǒng)加以描述，易學(xué)易用，語言功能強(qiáng)。關(guān)鍵詞 課程設(shè)計；EDA；Verilog HDL；電子琴1．課程設(shè)計的目的系統(tǒng)實(shí)現(xiàn)是用硬件描述語言verilog按模塊化方式進(jìn)行設(shè)計，然后進(jìn)行編程、時序仿真、電路功能驗(yàn)證，奏出美妙的樂曲。鞏固和運(yùn)用所學(xué)課程，理論聯(lián)系實(shí)際，提高分析、解決計算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力，通過對一個簡易的八音符電子琴的設(shè)計，進(jìn)一步加深對計算機(jī)原理以及數(shù)字電路應(yīng)用技術(shù)方面的了解與認(rèn)識，進(jìn)一步熟悉數(shù)字電路系統(tǒng)設(shè)計、制作與調(diào)試的方法和步驟。鞏固所學(xué)課堂知識，理論聯(lián)系實(shí)際，提高分析、解決計算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。2．課程設(shè)計的要求（1）設(shè)計一個簡易的八音符電子琴，它可通過按鍵輸入來控制音響。（2）演奏時可以選擇是手動演奏（由鍵盤輸入）還是自動演奏已存入的樂曲。（3）能夠自動演奏多首樂曲，且每首樂曲可重復(fù)演奏。３. EDA技術(shù)EDA是電子設(shè)計自動化（Electronic Design Automation）縮寫，是90年代初從CAD（計算機(jī)輔助設(shè)計）、CAM（計算機(jī)輔助制造）、CAT（計算機(jī)輔助測試）和CAE（計算機(jī)輔助工程）的概念發(fā)展而來的。EDA技術(shù)是以計算機(jī)為工具，根據(jù)硬件描述語言HDL（ Hardware Description language）完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。也就是說，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標(biāo)器件FPGA/CPLD相映射的網(wǎng)表文件?！　∵m配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JED文件。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列?！猇erilog HDL硬件描述語言HDL是EDA技術(shù)中的重要組成部分，常用的硬件描述語言有VerilogHDL 、VHDL、System Verilog、System C、ABEL HDL和AHDL等，而Verilog HDL和VHDL是當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語言。Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言， 并被IEEE 采納為IEEE10641995 、IEEE1064200IEEE10642003標(biāo)準(zhǔn)。Verilog HDL可以用來進(jìn)行各種層次的邏輯設(shè)計，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時序分析。Verilog HDL適合算法級（ Algorithm） 、寄存器傳輸級（RTL） 、邏輯級（Logic）、門級（Gate）和開關(guān)級（Transistor）等各個層次的電路設(shè)計和描述。Verilog HDL和VHDL都是用于電路設(shè)計的硬件描述語言，并且都已成為IEEE標(biāo)準(zhǔn)。Verilog HDL早在1983年就已經(jīng)推出，至今已有20多年的應(yīng)用歷史，因而Verilog HDL擁有廣泛的設(shè)計群體，其設(shè)計資源比VHDL豐富。、HDL的特點(diǎn)HDL具有強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)。HDL支持門級電路的描述，也支持寄存器傳輸級電路的描述，還支持以行為算法描述為對象的電路的描述。HDL有良好的可讀性。它可以被計算機(jī)接受，也容易被讀者理解。用HDL書寫的源文件，既是程序又是文檔，既是工程技術(shù)人員之間交換信息的文件，又可作為合同簽約者之間的文件。HDL具有良好的可移植性。作為一種已被IEEE承認(rèn)的工業(yè)標(biāo)準(zhǔn)，HDL事實(shí)上已成為通用的硬件描述語言，可以在各種不同的設(shè)計環(huán)境和系統(tǒng)平臺中使用。使用HDL可以延長設(shè)計的生命周期。用HDL描述的硬件電路與工藝無關(guān)，不會因工藝而過時。與工藝有關(guān)的參數(shù)可以通過HDL提供的屬性加以描述，工藝改變時，只需要修改相應(yīng)程序中屬性參數(shù)即可。HDL支持對大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。HDL可以描述復(fù)雜的電路系統(tǒng)，支持對大規(guī)模設(shè)計的分解，由多人、多項(xiàng)目組來共同承擔(dān)和完成。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格，為設(shè)計的再利用提供了有力的支持。HDL有利于保護(hù)知識產(chǎn)權(quán)。用HDL設(shè)計的專用集成電路（ASIC），在設(shè)計文件下載到集成電路時可以采用一定保密措施，使其不易被破譯和竊取。5 Verilog HDL 設(shè)計流程圖圖1 Verilog HDL 設(shè)計流程圖6. Verilog HDL語言應(yīng)用在從事設(shè)計進(jìn)行編寫Verilog HDL代碼之前，必須先對你的設(shè)計目的和要求有一個明確的認(rèn)識。確定要實(shí)現(xiàn)的功能、對所需的信號建立時間、時鐘/輸出時間、最大系統(tǒng)工作頻率、關(guān)鍵的路徑