【正文】 微機原理與接口技術(shù) 樓順天 周佳社編著 科學(xué)出版社找了好久，終于在期末從老師那兒弄了一份，希望對大家有用！5章習(xí)題1. 微處理器的外部結(jié)構(gòu)表現(xiàn)為 數(shù)量有限的輸入輸出引腳 ，它們構(gòu)成了微處理器級總線。2. 微處理器級總線經(jīng)過形成電路之后形成了 系統(tǒng)級總線 。3. 簡述總線的定義及在計算機系統(tǒng)中采用標(biāo)準(zhǔn)化總線的優(yōu)點。答：總線是計算機系統(tǒng)中模塊（或子系統(tǒng)）之間傳輸數(shù)據(jù)、地址和控制信號的公共通道，它是一組公用導(dǎo)線，是計算機系統(tǒng)的重要組成部分。采用標(biāo)準(zhǔn)化總線的優(yōu)點是：1) 簡化軟、硬件設(shè)計。2) 簡化系統(tǒng)結(jié)構(gòu)。3) 易于系統(tǒng)擴展。4) 便于系統(tǒng)更新。5) 便于調(diào)試和維修。4. 在微型計算機應(yīng)用系統(tǒng)中，按功能層次可以把總線分成哪幾類。答：在微型計算機應(yīng)用系統(tǒng)中，按功能層次可以把總線分成：片內(nèi)總線、元件級總線、系統(tǒng)總線和通信總線。5. 簡述RESET信號的有效形式和系統(tǒng)復(fù)位后的啟動地址。答：RESET為系統(tǒng)復(fù)位信號，高電平有效，其有效信號至少要保持四個時鐘周期，且復(fù)位信號上升沿要與CLK下降沿同步。系統(tǒng)復(fù)位后的啟動地址為0FFFF0H。即：（CS）=0FFFFH，（IP）=0000H。6. 8086 CPU的信號在訪問存儲器時為 高 電平，訪問I/O端口時為 低 電平。7. 在8086系統(tǒng)總線結(jié)構(gòu)中，為什么要有地址鎖存器？答：8086CPU有20條地址線和16條數(shù)據(jù)線，為了減少引腳，采用了分時復(fù)用，共占了20條引腳。這20條引腳在總線周期的T1狀態(tài)輸出地址。為了使地址信息在總線周期的其他T狀態(tài)仍保持有效，總線控制邏輯必須有一個地址鎖存器，把T1狀態(tài)輸出的20位地址信息進行鎖存。8. 根據(jù)傳送信息的種類不同，系統(tǒng)總線分為 數(shù)據(jù)總線 、 地址總線 和 控制總線 。9. 三態(tài)邏輯電路輸出信號的三個狀態(tài)是 高電平 、 低電平 和 高阻態(tài) 。10. 在8086的基本讀總線周期中，在狀態(tài)開始輸出有效的ALE信號；在狀態(tài)開始輸出低電平的信號，相應(yīng)的為__低__電平，為__低__電平；引腳AD15 ~ AD0上在狀態(tài)期間給出地址信息，在狀態(tài)完成數(shù)據(jù)的讀入。11. 利用常用芯片74LS373構(gòu)成8086系統(tǒng)的地址總線， 74LS245作為總線收發(fā)器構(gòu)成數(shù)據(jù)總線，畫出8086最小方式系統(tǒng)總線形成電路。答：。 8086最小方式系統(tǒng)總線形成電路12. 微機中的控制總線提供 H 。A. 數(shù)據(jù)信號流；B. 存儲器和I/O設(shè)備的地址碼；C. 所有存儲器和I/O設(shè)備的時序信號；D. 所有存儲器和I/O設(shè)備的控制信號；E. 來自存儲器和I/O設(shè)備的響應(yīng)信號；F. 上述各項；G. 上述C，D兩項；H. 上述C，D和E三項。13. 微機中讀寫控制信號的作用是 E 。A． 決定數(shù)據(jù)總線上數(shù)據(jù)流的方向；B． 控制存儲器操作讀/寫的類型；C． 控制流入、流出存儲器信息的方向；D． 控制流入、流出I/O端口信息的方向；E． 以上所有。14. 8086 CPU工作在最大方式，引腳應(yīng)接__地__。15. RESET信號在至少保持4個時鐘周期的 高 電平時才有效，該信號結(jié)束后，CPU內(nèi)部的CS為 0FFFFH ，IP為 0000H ，程序從 0FFFF0H 地址開始執(zhí)行。16. 在構(gòu)成8086最小系統(tǒng)總線時，地址鎖存器74LS373的選通信號G應(yīng)接CPU的 ALE 信號，輸出允許端應(yīng)接 地 ；數(shù)據(jù)收發(fā)器74LS245的方向控制端DIR應(yīng)接 信號，輸出允許端應(yīng)接信號。17. 8086 CPU在讀寫一個字節(jié)時，只需要使用16條數(shù)據(jù)線中的8條，在 一 個總線周期內(nèi)完成；在讀寫一個字時，自然要用到16條數(shù)據(jù)線，當(dāng)字的存儲對準(zhǔn)時，可在 一 個總線周期內(nèi)完成；當(dāng)字的存儲為未對準(zhǔn)時，則要在 兩 個總線周期內(nèi)完成。18. CPU在 狀態(tài)開始檢查READY信號，__高_電平時有效，說明存儲器或I/O端口準(zhǔn)備就緒，下一個時鐘周期可進行數(shù)據(jù)的讀寫；否則，CPU可自動插入一個或幾個 等待周期（TW ） ，以延長總線周期，從而保證快速的CPU與慢速的存儲器或I/O端口之間協(xié)調(diào)地進行數(shù)據(jù)傳送。19. 8086最大系統(tǒng)的系統(tǒng)總線結(jié)構(gòu)較最小系統(tǒng)的系統(tǒng)總線結(jié)構(gòu)多一個芯片 8288總線控制器_。20. 微機在執(zhí)行指令 MOV [DI]，AL時，將送出的有效信號有 B C 。A．RESET C. D.21. 設(shè)指令MOV AX，DATA 已被取到CPU的指令隊列中準(zhǔn)備執(zhí)行，并假定DATA為偶地址，試畫出下列情況該指令執(zhí)行的總線時序圖:（1）沒有等待的8086最小方式。（2）有一個等待周期的8086最小方式。答：（1）。 沒有等待的8086最小方式時序（2）。22. 上題中如果指令分別為：（1） MOV DATA+1，AX（2） MOV DATA+1，AL（3） OUT DX，AX （DX的內(nèi)容為偶數(shù) ）（4） IN AL，0F5H重做上題（1）。答：（1）因為DATA為偶地址，則DATA+1為奇地址。故要完成本條指令，需要兩個總線周期。 執(zhí)行MOV DATA+1，AX指令的時序參考圖（2） DATA+1雖然為奇地址，但是AL為八位存儲器，故本條指令需用一個總線周期。 執(zhí)行MOV DATA+1，AL指令的時序參考圖（3） 執(zhí)行OUT DX，AX（DX的內(nèi)容為偶數(shù) ）。 執(zhí)行OUT DX，AX指令的時序參考圖（4） 執(zhí)行IN AL。 執(zhí)行IN AL，0F5H指令的時序參考圖23． 8086最小方式下，讀總線周期和寫總線周期相同之處是：在 狀態(tài)開始使ALE信號變?yōu)橛行? 高 電平，并輸出信號來確定是訪問存儲器還是訪問I/O端口，同時送出20位有效地址，在狀態(tài)的后部，ALE信號變?yōu)? 低 電平，利用其下降沿將20位地址和的狀態(tài)鎖存在地址鎖存器中；相異之處從 狀態(tài)開始的數(shù)據(jù)傳送階段。6章習(xí)題1． 簡述內(nèi)存儲器的分類及每種存儲器的用途？解：內(nèi)存儲器按其工作方式的不同，可以分為隨機存取存儲器（簡稱隨機存儲器或RAM）和只讀存儲器（簡稱ROM）。隨機存儲器。隨機存儲器允許隨機的按任意指定地址向內(nèi)存單元存入或從該單元取出信息，對任一地址的存取時間都是相同的。由于信息是通過電信號寫入存儲器的，所以斷電時RAM中的信息就會消失。計算機工作時使用的程序和數(shù)據(jù)等都存儲在RAM中，如果對程序或數(shù)據(jù)進行了修改之后，應(yīng)該將它存儲到外存儲器中，否則關(guān)機后信息將丟失。通常所說的內(nèi)存大小就是指RAM的大小，一般以KB或MB為單位。 只讀存儲器。只讀存儲器是只能讀出而不能隨意寫入信息的存儲器。ROM中的內(nèi)容是由廠家制造時用特殊方法寫入的，或者要利用特殊的寫入器才能寫入。當(dāng)計算機斷電后，ROM中的信息不會丟失。當(dāng)計算機重新被加電后，其中的信息保持原來的不變，仍可被讀出。ROM適宜存放計算機啟動的引導(dǎo)程序、啟動后的檢測程序、系統(tǒng)最基本的輸入輸出程序、時鐘控制程序以及計算機的系統(tǒng)配置和磁盤參數(shù)等重要信息。？解：存儲器的主要技術(shù)指標(biāo)有：存儲容量、讀寫速度、非易失性、可靠性等。，存儲器芯片的速度怎樣估算？解：在選擇存儲器芯片時應(yīng)注意是否與微處理器的總線周期時序匹配。作為一種保守的估計，在存儲器芯片的手冊中可以查得最小讀出周期tcyc(R)(Read Cycle Time)和最小寫周期tcyc(W)(Write Cycle Time)。如果根據(jù)計算，微處理器對存儲器的讀寫周期都比存儲器芯片手冊中的最小讀寫周期大，那么我們認(rèn)為該存儲器芯片是符合要求的，否則要另選速度更高的存儲器芯片。8086CPU對存儲器的讀寫周期需要4個時鐘周期(一個基本的總線周期)。因此，作為一種保守的工程估計，存儲器芯片的最小讀出時間應(yīng)滿足如下表達式：tcyc(R)＜4T－tda－tD－T　　　　　　　其中：T為8086微處理器的時鐘周期；tda為8086微處理器的地址總線延時時間；tD為各種因素引起的總線附加延時。這里的tD應(yīng)該認(rèn)為是總線長度、附加邏輯電路、總線驅(qū)動器等引起的延時時間總和。同理，存儲器芯片的最小寫入時間應(yīng)滿足如下表達式：tcyc(W)＜4T－tda―tD―T　　　　　　　，各需多少芯片？16位地址總線中有多少位參與片內(nèi)尋址？多少位可用作片選控制信號？(1)1k1 (2)1k4