dds信號發(fā)生器電路設計方案(已修改)
2025-05-17 23:01 本頁面
【正文】 DDS信號發(fā)生器電路設計方案 了解電子電路設計的一般方法、根據(jù)題目要求選擇設計方案。 根據(jù)理論計算分析，查閱相關資料和手冊，選擇電子元器件。 學會使用電子設計自動化軟件對電路進行設計、分析、驗證。利用可編程邏輯器件實現(xiàn)電路的設計、仿真、下載。 熟練使用常用電子儀器（示波器、萬用表、信號發(fā)生器等）對電路進行測試。 寫出符合要求的課程設計報告。一、 實驗設備 Altera DE2開發(fā)板 (CycloneⅡ EP2C35F672C6) QuartusⅡ 數(shù)字電路實驗面包板 示波器、萬用表等二、 實驗任務要求利用DE2實驗開發(fā)裝置，在給定電源條件下，完成正弦波信號發(fā)生器電路設計。 技術指標① 信號頻率輸出范圍50Hz~10kHz，頻率可調(diào)。步進調(diào)整，；② 頻率穩(wěn)定度103。 發(fā)揮部分① 增加脈沖信號的輸出，信號頻率輸出范圍50Hz~10kHz；② 脈沖信號占空比可調(diào)，調(diào)整范圍2%~98%；③ 正弦或脈沖頻率步長調(diào)整分別為1Hz、10Hz、100Hz、1kHz、10kHz；④ 完成在數(shù)碼管上數(shù)字頻率顯示功能；三、 實驗原理介紹 DDS直接數(shù)字合成（Direct Digital Synthesis、DDS）是一種新的頻率合成技術和信號產(chǎn)生的方法。直接數(shù)字頻率合成器（DDS）具有超高速的頻率轉(zhuǎn)換時間，極高的頻率分辨率和較低的相位噪聲，在頻率改變與調(diào)頻時，DDS能夠保持相位的連續(xù)，因此很容易實現(xiàn)頻率、相位和幅度調(diào)制。此外，DDS技術大部分是基于數(shù)字電路技術的，具有可編程控制的突出優(yōu)點。因此這種信號產(chǎn)生技術得到了越來越廣泛的應用，很多廠家已經(jīng)生產(chǎn)出了DDS專用芯片，這種器件成為當今電子系統(tǒng)及設備中頻率源的首選器件。 相位累加器一個正弦波，雖然它的幅度不是線性的，但是它的相位卻是線性增加的。DDS利用了這一特點來產(chǎn)生正弦信號。 根據(jù)DDS的頻率控制字M的位數(shù)N，把360176。平均分成了2的N次等份。系統(tǒng)時鐘為fclk輸出頻率為fout。根據(jù)公式fout = fclk可知，只要選擇恰當?shù)念l率控制字，就可以得到所需要的輸出頻率fout。 ROMROM的作用是構成正弦查找表，其內(nèi)部存儲一個完整的正弦波的數(shù)字幅度信息，每個查找表的地址對應正弦波中的0~360176。范圍內(nèi)的一個相位點。ROM用相位累加器輸出的高M位數(shù)據(jù)進行相位—幅值轉(zhuǎn)換，在給定的時間上確定輸出的波形幅值。 D/A從ROM輸出的八位數(shù)據(jù)是數(shù)字量，D/A的作用就是將其轉(zhuǎn)換為模擬量。將輸入的每一位二進制代碼按其權值大小轉(zhuǎn)換成相應的模擬量，然后將代表個位的模擬量相加，則所得的總模擬量與數(shù)字量成正比，這樣便實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。 低通濾波器（LPF）D/A出來之后的波形是梯形狀的，將它通過低通濾波器后就可以看到平滑的、不帶毛刺的波形。二階低通濾波器由一級RC、二級RC和同相比例放大器組成。當f超過f0后，其幅頻特性以40dB/dec的速率下降，但在f0和通帶截止頻率fp之間還不夠快。四、 實現(xiàn)方案簡述設計流程將系統(tǒng)時鐘50MHz送入預分頻模塊，輸出為220Hz。后將其送入DDS累加器作為它的時鐘信號。DDS累加器的步長由累加步長控制模塊控制，設計頻率顯示模塊顯示輸出頻率。將DDS累加器數(shù)據(jù)前8位送入ROM進行相位到幅值的轉(zhuǎn)換，ROM輸出經(jīng)過DAC和低通濾波器，最后用示波器顯示波形。 功能模塊連接圖 功能模塊設計分析① 預分頻模塊預分頻模塊由32位加法器和32位鎖存器構成。根據(jù)公式fout = fclk可知，N為32，fclk=50MHz，要使fout=220Hz，只需求出M的值，然后對其進行累加。M的值存儲在置數(shù)端，cout端輸出的頻率便是220Hz，clk是系統(tǒng)時鐘，clr為系統(tǒng)清零信號。② DDS累加器模塊根據(jù)公式fout = fclk可知，要使輸出頻率可控，則DDS累加器的位數(shù)要與預分頻輸出頻率相對應。已知預分頻輸出頻率為220Hz，那么DDS累加器的加法器和鎖存器都對應為20位?；喒降胒out =M，可通過控制M的值來控制DDS累加器的輸出頻率。dataa[19..0]輸入為累加步長（由累加步長控制模塊輸出），fclk輸入為預分頻輸出時鐘，clr為系統(tǒng)清零信號。③ 累加步長控制模塊累加步長控制模塊包含步長選擇和累加控制兩個模塊。步長選擇模塊內(nèi)置題目要求的1Hz、10Hz、50Hz、100Hz、1kHz（由于題目要求DDS累加器的頻率輸出范圍為50Hz~10kHz，所以設置步長10kHz意義不大，將之改為50Hz），通過步長選擇脈沖循環(huán)切換步長頻率。累加控制模塊將選好的步長進行累加，每當key輸入一個脈沖信號，就將選好的步長累加一次，當超過10kHz返回50Hz，這就將DDS累加器的輸出頻率控制在了50~10kHz之間。clr用于對累加步長的清零，接清零信號，key接單次脈沖信號。④ 頻率顯示模塊頻率顯示模塊用于顯示DDS累加器頻率，由于題目要求的最大輸出頻率為10000Hz，所以設計的頻率顯示模塊只輸出5位數(shù)。該模塊輸入為累加步長控制模塊輸出的累加步長，由于fout =M，所以DDS的輸出頻率就是累加后的步長。輸入信號為20為2進制數(shù)，將它轉(zhuǎn)換為10進制數(shù)，再依次將個十百千萬位提取出來做判斷。將判斷后的值對應的七段數(shù)碼顯示器值輸出到5位7段數(shù)碼顯示管顯示。num1對應地位，num5對應高位。clk接時鐘信號，用于驅(qū)動顯示模塊工作。⑤ 波形存儲器模塊波形存儲模塊由高位提取模塊和ROM構成。高位提取模塊作用是將DDS累加器中鎖存器數(shù)據(jù)的高8位提取出來送入ROM，之所以取高位棄低位，是因為如果包含低位，則一個周期中將會出現(xiàn)的多于28（256）個值，就不能與ROM表中的
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