fpga設(shè)計(jì)實(shí)例ppt課件(已修改)
2025-05-17 12:14 本頁(yè)面
【正文】 FPGA設(shè)計(jì)基礎(chǔ) 設(shè)計(jì)實(shí)例 BCD碼到余 3碼的轉(zhuǎn)換電路 ? BCD碼和余 3碼之間有如下關(guān)系： ? － BCD碼加 3即為余 3碼。 ? －余 3碼是一個(gè)自補(bǔ)碼 ,即對(duì)于任意一個(gè)余 3碼 a,存在另外一個(gè) a’, 使得 a+a’=9。 ? 電路設(shè)計(jì)要求： ? 假設(shè)碼流以串行流的形式進(jìn)入轉(zhuǎn)換電路，并以串行流的方式進(jìn)行發(fā)送， BCD碼的低位先進(jìn)入本轉(zhuǎn)換電路，余 3碼的低位先發(fā)送 序列 BCD 余 3碼 0 0000 0011 1 0001 0100 2 0010 0101 3 0011 0110 4 0100 0111 5 0101 1000 6 0110 1001 7 0111 1010 8 1000 1011 9 1001 1100 BCD到余 3碼 轉(zhuǎn)換表 并串轉(zhuǎn)換電路 ___使用有限狀態(tài)機(jī) /* SIN_POUT_SHIFT */ module SIN_POUT_SHIFT ( RSTB, IN, CLK, Q )。 input RSTB, CLK, IN。 output [3:0] Q。 reg [3:0] Q。 always @( posedge CLK or negedge RSTB ) Q = ( !RSTB )? 0: {Q,IN}。 endmodule 常見(jiàn)的串并 /并串轉(zhuǎn)換 /* PIN_SOUT_SHIFT */ module PIN_SOUT_SHIFT ( LOAD, IN, CLK, Q )。 input LOAD, CLK。 input [3:0] IN。 output [3:0] Q。 reg [3:0] Q。 always @( posedge CLK or posedge LOAD ) if ( LOAD ) Q = IN。 else Q = Q 1。 endmodule ? 把 4位的并行數(shù)據(jù)轉(zhuǎn)換為符合以下協(xié)議的串行數(shù)據(jù)流，數(shù)據(jù)流用 scl和 sda兩條線(xiàn)傳輸， sclk為輸入的時(shí)鐘信號(hào)， data[3:0]為輸入數(shù)據(jù)， d_en為數(shù)據(jù)輸入的使能信號(hào)。 設(shè)計(jì)要求： 通信協(xié)議： scl為不斷輸出的時(shí)鐘信號(hào)，如果 scl為高電平時(shí)， sda由高變低，串行數(shù)據(jù)流開(kāi)始。如果 scl為高電平時(shí)，sda由低變高，串行數(shù)據(jù)結(jié)束。 sda信號(hào)的串行數(shù)據(jù)位必須在 scl為低電平時(shí)變化，若變?yōu)楦邉t為 1，否則為零。 D a t a [ 3 : 0 ]s c l kd _ e nMs c ls d as c ls d a? module ptos ( d_en ,data ,scl ,sclk ,sda,rst )。 ? input d_en , rst。 ? wire d_en 。 ? input [3:0] data 。 ? input sclk 。 ? wire sclk 。 ? output scl 。 ? output sda 。 ? wire sda 。 ? reg scl,link_sda,sdabuf。 ? reg[3:0] databuf。 ? reg[7:0] state。 ? assign sda=link_sda? sdabuf:139。bz。 ? parameter ready = 839。b00000001, ? start = 839。b00000010, ? bit1 = 839。b00000100, ?
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