【正文】 20202020 學(xué)年第 一 學(xué)期 物電 學(xué)院 期末考試卷 《 EDA 技術(shù)及應(yīng)用 》 學(xué)號 : 202072020240 姓名 : 班級 : 2020 級電 子 （ 2） 班 成績： 評語： （考試題目及要求） 1. 設(shè)計一個數(shù)字時鐘，具有按秒走時功能，能夠分別顯示小時（ 2 位 24小時）、分種（ 2 位）、秒（ 2 位） 。具有 整點(diǎn)報時 、 時間調(diào)整功能。 也可設(shè)計成 十二小時計時方案（ AM， PM） 。具有 美觀、清晰、人性化的 顯示界面設(shè)計， 走時精度不劣于 177。3秒 /月 。 2. 設(shè)計條件： VHDL 語言， MAXPLUSII 開發(fā)工具， EPM7128 可編程邏輯芯片，蜂鳴器， 20MHz 時鐘源， 8位七段數(shù)碼管， 128X32 像素單色液晶顯示屏。 3. 設(shè)計報告 至少 應(yīng)包含 這些內(nèi)容： 系統(tǒng) 方案設(shè)計、顯示界面設(shè)計 、程序設(shè)計思路 ， 電路設(shè)計框圖、電路圖，選用器件的功能 、 性能 、使用方法介紹 以及 接口時序 分析，有詳細(xì)注釋的源程序清單以及程序分析，結(jié)果說明與描述 （最好附照片） ， 芯片資源占用率及程序優(yōu)化度分析，芯片管腳分配與連線 說明 ， 基于時序圖的功能 仿真分析 ，在線測試方法、 測試數(shù)據(jù)與測試結(jié)果，走時誤差分析與功能、性 能偏離分析， 設(shè)計總結(jié)，參考文獻(xiàn)。 裝 訂 線 基于 VHDL 數(shù)字時鐘的設(shè)計與實(shí)現(xiàn) 作者姓名： 學(xué) 號： 專 業(yè)：電子信息工程 指導(dǎo)老師： 完成日期： 2020年 12 月 29日 基于 VHDL 數(shù)字時鐘的設(shè)計與實(shí)現(xiàn) 摘要 : 隨著 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入 ,EDA 技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用領(lǐng)域的重要性日益突出。 EDA 技術(shù)就是依賴功能強(qiáng)大的計算機(jī) ,在 EDA工具軟件平臺上 ,對以硬件描述語言 VHDL為系統(tǒng)邏輯描述手段完成的 設(shè)計文件 ,自動地完成邏輯優(yōu)化和仿真測試 ,直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。本文介紹了基于 VHDL 硬件描述語言設(shè)計的多功能數(shù)字時鐘的思路和技巧。 關(guān)鍵詞：數(shù)字時鐘、 VHDL、 MAX+plusⅡ 引言： VHDL硬件描述語言在電子設(shè)計自動化 (EDA)中扮演著重要的角色 ,它出現(xiàn)極大的改變了傳統(tǒng)的設(shè)計方法、設(shè)計過程乃至設(shè)計觀念。由于采用了“自頂向下” (TopDown)的全新設(shè)計方法 ,使設(shè)計師們擺脫了大量的輔助設(shè)計工作 ,而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上 ,用新的思路來發(fā)掘硬件設(shè)備的潛力 ,從而極大地提高了設(shè)計效 率 ,縮短了產(chǎn)品的研制周期。 這種設(shè)計方法首先從系統(tǒng)設(shè)計入手 ,在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進(jìn)行仿真、糾錯 ,并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述 ,在系統(tǒng)一級進(jìn)行驗證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表 ,其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計的主要仿真和調(diào)試過程是在高層次上完成的 ,這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤 ,避免設(shè)計工作的浪費(fèi) ,而且也減少了邏輯功能仿真的工作量 ,提高了設(shè)計的一次成功率。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的外， VHDL 的語言形式和描述風(fēng)格與句法十分類似與一般的計算機(jī)高級語言。 VHDL 程序結(jié)構(gòu)特點(diǎn)是將一個電路模塊或一個系統(tǒng)分成端口和內(nèi)部功能算法實(shí)現(xiàn)兩部分。對于一個電路模塊或者數(shù)字系統(tǒng)而言 ,定義了外部端口后 ,一旦內(nèi)部功能算法完成后 ,其他系統(tǒng)可以直接依據(jù)外部端口調(diào)用該電路模塊或數(shù)字系統(tǒng) ,而不必知道其內(nèi)部結(jié)構(gòu)和算法。 一 、 系統(tǒng)設(shè)計方案 設(shè)計任務(wù)與要求 設(shè)計一個數(shù)字時鐘，具有按秒走時功能，能夠分別顯示小時（ 2位 24 小時）、分種（ 2位）、秒（ 2 位）。具有整點(diǎn)報時、時間調(diào)整功能。也可設(shè)計成十二小 時計時方案（ AM， PM）。具有美觀、清晰、人性化的顯示界面設(shè)計，走時精度不劣于177。 3 秒 /月。 設(shè)計條件 及選用器件說明 軟件： VHDL 語言， MAXPLUSII 開發(fā)工具 硬件： EPM7128 可編程邏輯芯片，蜂鳴器， 20MHz 時鐘源， 128X32 像素單色液晶顯示屏。 MAXPLUSII 開發(fā)工具 MAX+plusII 界面友好，使用便捷，被譽(yù)為業(yè)界最易學(xué)易用的 EDA 軟件。它支持原理圖、 VHDL 和 Verilog 語言文本文件，以及波形與 EDIF 等格式的文件作為設(shè)計輸入，并支持這些文件的混合設(shè)計。 MAX+plusII 具有門級仿真器，可以進(jìn)行功能仿真和時序仿真，能夠產(chǎn)生精確的仿真結(jié)果。 EPM7128 可編程邏輯芯片 本系統(tǒng)選用 EPM7128SLC8415 芯片，此芯片是 MAX7000S系列器件，采用 0． 8181。m CMos EPROM 技術(shù)制造。是高密度、高性能的 CMOS EPLD (可擦除可編程的邏輯器件 )器件。它分為 8個邏輯陣列塊 (LAB)，每一 LAB 又分為 16 個宏單元。其宏單元由邏輯陣列、乘積項選擇矩陣和可編程觸發(fā)器三個功能塊組成。它共有 2500 個可用門， 128 個宏單元組成。它的 4 個專用輸入，既可以 作為通用輸入，也可以作為每個宏單元和 I／ O 引腳的高速、全局控制信號， 如時鐘 (Clock)、清除 (Clear)和輸出 (Output Enable)等。邏輯陣列實(shí)現(xiàn)組合邏輯，給每個宏單元提供 5 個乘積項。“乘積項選擇矩陣”分配這些乘積項作為到“或” 門和“異或” 門的主要邏輯輸入，以實(shí)現(xiàn)組合邏輯函數(shù)，或者把這些乘積項作為宏單元中觸發(fā)器的輔助輸入。 128X32 像素單色液晶顯示屏 （ OCMJ128X32）的引腳說明 引腳 名稱 方向 說明 其它 1 VLED+ I 背光電 源正極 (LED+5v) 2 VLED I 背光電源負(fù)極 (LED5v) 3 VSS I 地 4 VDD I （ +5v） 5 REQ I 請求信號，高電平有效。 6 BUSY O 應(yīng)答信號 =1：已經(jīng)收到數(shù)據(jù)并正在處理中 =0：模塊空閑，可以接受數(shù)據(jù) 714 DB0～ DB7 I 數(shù)據(jù) 0～數(shù)據(jù) 7 （ 1）實(shí)驗用液晶顯示器模塊（ OCMJ）命令幀分為操作碼及操作數(shù)兩部分。 （ 2）字符命令： 顯示國標(biāo)漢字， 顯示 8X8ASCII 字符， 顯示 8X16ASCII 字符 圖形顯示命令： 顯示位點(diǎn)陣， 顯示字節(jié)點(diǎn)陣 屏幕控制命令： 清屏， 上移， 下移、 左移、 右移 （ 3）命令幀 1）顯示顯示 8X8ASCII 字符 命令格式： F1 XX YY AS 該命令為 4字節(jié)命令（最大執(zhí)行時間為 ,Ts2=） ,其中 XX:為以漢字為單位的屏幕行坐標(biāo)值，取值范圍 00 到 0F。 YY:為以漢字為單位的屏幕列坐標(biāo)值，取值范圍 00 到 1F。 AS：坐標(biāo)位置上要顯示的 ASCII 字符碼。 2）顯示顯示 8X16ASCII 字符 命令格式： F9 XX YY AS 該命令為 4字節(jié)命令（最大執(zhí)行時間為 ,Ts2=），其中 XX:為以漢字為單位的屏幕行坐標(biāo)值，取值范圍 00 到 0F。 YY:為以漢字為單位的屏幕列坐標(biāo)值，取值范圍 00 到 1F。 AS：坐標(biāo)位置上要顯示的 ASCII 字符碼。 3)接口時序說明 編號 名稱 單位 最小值 最大值 說明 1 Tr uS 數(shù)據(jù)線上 數(shù)據(jù)穩(wěn)定時間 2 Tb uS 2 20 最大模塊響應(yīng)時間 3 Trt uS 11 最小 REQ 保持時間 4 Ts1 uS 20 45 最大數(shù)據(jù)接收時間 5 Ts2 uS 最大命令指令處理時間 設(shè)計思路 本系統(tǒng)采用自頂向下的 模塊 化 設(shè)計方法 ， 將數(shù)字時鐘化 分為 多個模塊 ：分頻器 模塊，時 、 分 、 秒計數(shù)五 個 模塊、數(shù)據(jù)選擇 模塊、 譯碼顯示 和整點(diǎn)報時模塊。 系統(tǒng)原理框圖如下： (1)為本系統(tǒng)提供的時鐘信號源頻率為 20MHz，而秒計數(shù)器的計數(shù)時鐘信號為 1Hz 的標(biāo)準(zhǔn)信號，數(shù)據(jù)選擇器 和顯示驅(qū)動的時鐘信號為 1MHz 左右的時鐘信號。因此，需將時鐘信號源做多次分頻，最終得到不同頻率的時鐘信號。 （ 2）時、分、秒計時模塊采用六進(jìn)制、十進(jìn)制和二十四進(jìn)制計數(shù)器共同構(gòu)成，本系統(tǒng)采用異步進(jìn)位計數(shù)法， 1Hz 的計數(shù)時鐘信號就是秒個位信號，高位的計數(shù)時鐘為低位的進(jìn)位信號。當(dāng)秒個位計時器為 9 時，當(dāng)系一個時鐘到來時秒個位計數(shù)器清零同時產(chǎn)生一個進(jìn)位信號，此信號作為秒十位的時鐘信號，以后類同。 （ 3）數(shù)據(jù)選擇模塊將需顯示的數(shù)據(jù)以掃描的方式送到顯示器，要顯示的字符共有 10個，因此需設(shè)計一個十進(jìn)制計數(shù)器，來選擇顯 示數(shù)據(jù)。 （ 4）譯碼顯示驅(qū)動模塊，需要將秒、分和小時的每一位輸出信號輸入至譯碼電路來得到相應(yīng)的顯示信息，通過十進(jìn)制計數(shù)器來控制位譯碼器。 分頻器 六進(jìn) 制計 數(shù)器 十 進(jìn)制計 數(shù)器 十 進(jìn)制計 數(shù)器 六 進(jìn)制計 數(shù)器 二 十四 進(jìn)制計數(shù)器 數(shù)據(jù)選擇器 顯示驅(qū)動 20MHz 1Hz 置數(shù)控制 器 LD 液晶屏 REQ DATA BUSY C1 C2 C3 C4 蜂鳴器 CO 數(shù)字時鐘原理框圖 設(shè)計方案 本系統(tǒng)可采用 24 小時計時方式，即當(dāng)計時到 23 小時 59 分 59 秒時清零；同時也可采用 12小時計時方式，即當(dāng)計時到 11 小時 59 分 59秒時清零，同時上午與下午之間切換。為了具有美觀、清晰、人性化的顯示界面，因此本系統(tǒng)選擇第二種方案。顯示界面如下圖 ： 24 小時計時方案界面 12 小時計時方案界面 二、各模塊詳細(xì)設(shè)計 本問設(shè)計時 ,首先用 VHDL 語言編寫各個功能模