eda課程設(shè)計基于vhdl的四路搶答器(已修改)
2024-10-29 11:15 本頁面
【正文】 EDA 小學(xué)期 報告 設(shè)計課題： 四路 搶答器 學(xué) 院 ： 信息學(xué)院 專業(yè)班級： 姓 名： 學(xué) 號： 指導(dǎo)教師： 職 稱： 講 師 日 期： 2020 年 12 月 17 日 1 / 15 一 、 摘要 EDA 技術(shù)概述、可編程邏輯器件基礎(chǔ)、典型 FPGA/CPLD 的結(jié)構(gòu)與配置、原理圖與宏功能模塊設(shè)計、 VHDL 設(shè)計輸入方式、 VHDL 結(jié)構(gòu)與要素、 VHDL基本語句與基本設(shè)計、 VHDL 設(shè)計進階、數(shù)字接口實例及分析、通信算法實例及分析等，附錄內(nèi)容為 EDA 實驗系統(tǒng)簡介，并提供電子課件和習(xí)題解答。《 EDA 技術(shù)與 WHDL 設(shè)計》內(nèi)容新穎，技術(shù)先進，由淺入深，既有關(guān)于 EDA技術(shù)、大規(guī)模可編程邏輯器件和 VHDL 硬件描述語言的系統(tǒng)介紹，又有豐富的設(shè)計應(yīng)用實例。 本次試驗是設(shè)計一個借助于 EDA 技術(shù)的只能四路搶答器。實現(xiàn)搶答的功能。 二‘關(guān)鍵詞 ： EDA 、 四路搶答器 、 模擬和仿真 三 設(shè)計要求： 在許多比賽活動中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺搶答器，通過數(shù)顯、燈光及音響等各種手段批示出第一搶答者。同時，還可以設(shè)置計分、犯規(guī)及獎懲記錄等各種功 能。本設(shè)計的具體功能是： ，每組設(shè)置一個搶答按鈕供搶答者使用。 。在主持人交系統(tǒng)復(fù)位并發(fā)出搶答指令后，若有一組先按下?lián)尨痖_關(guān)，則該組指示燈亮并用組別顯示電路顯示搶答者的組別，同時揚聲器發(fā)出“嘀嘟”的雙音音響，且持續(xù) 2~3 秒。此時，電路具備自鎖功能，使他組的搶答開關(guān)不起作用。 ，使每組在開始時的分數(shù)預(yù)置成 100 分，搶答后由主持人計分，答對一次加 10分。 四、所用軟件介紹 Quartos II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 2 / 15 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用Tcl 腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計 軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變
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