數(shù)據(jù)處理邏輯電路ppt課件(已修改)
2025-05-12 18:13 本頁(yè)面
【正文】 組合邏輯電路： 定義： 電路任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，與電路原來(lái)的狀態(tài)無(wú)關(guān)。 特征：1）電路由門組成，不含反饋；2）由組合邏輯電路的集成器件和門構(gòu)成，不含反饋。組合邏輯電路的分析： 由門電路構(gòu)成的組合邏輯電路：（ 1）由給定邏輯電路圖寫出每一個(gè)門的輸出邏輯函數(shù)的表達(dá)式，進(jìn)而得到輸入與輸出的邏輯表達(dá)式；（ 2）化簡(jiǎn)邏輯函數(shù)；（ 3）根據(jù)輸出函數(shù)的表達(dá)式，列出輸出函數(shù)真值表；（ 4）由真值表分析電路的功能。組合邏輯電路的分析：由集成器件和門構(gòu)成的組合邏輯電路：（ 1）確定由門構(gòu)成的組合邏輯電路的邏輯關(guān)系；（ 2）確定集成器件的真值表；（ 3）分析電路的邏輯功能。34 加法器一、半加器邏輯關(guān)系： A B S CO0 0 0 00 1 1 01 0 1 01 1 0 1兩個(gè)一為二進(jìn)制數(shù)相加，叫半加，實(shí)現(xiàn)半加的電路稱為半加器。真值表：邏輯電路： 符號(hào)： 用其它邏輯電路（如與、或門等）均可實(shí)現(xiàn)半加器。二、全加器二進(jìn)制加法運(yùn)算中，僅進(jìn)行半加是不夠的，大部分情況下低位有進(jìn)位信號(hào)，因此，兩個(gè)一位二進(jìn)制數(shù)與低位的進(jìn)位相加叫全加，實(shí)現(xiàn)全加的電路稱為全加器。 邏輯電路： 符號(hào)：邏輯關(guān)系： 用其它邏輯電路（如與或門等）也可實(shí)現(xiàn)全加器。Ai Bi Ci1 Ci Si0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1真值表：三、多位加法：利用全加器構(gòu)成的四位串行進(jìn)位加法器：四位二進(jìn)制加法運(yùn)算：雙全加器 ——74 LS183： 由兩個(gè)全加器構(gòu)成的集成芯片，用兩個(gè) 74LS183可以完成上述運(yùn)算。超前進(jìn)位的加法器 ——74LS283： 可以完成兩個(gè)四位二進(jìn)制數(shù)的并行加法，有低位的進(jìn)位信號(hào)輸入端。 輸入信號(hào)： A A A A0、 BB B B0、 CI； 輸出信號(hào)： CO、 S S S S0。（ 1）邏輯關(guān)系： 全加器的真值表：S=ABCI+ABCI+ABCI+ABCI =AOBCI+AOBCI =AOBOCIA B CI CO S0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1CO=ABCI+ABCI+ABCI+ABCI =AB+BCI+ACI =AB+(A+B)CI+ ++ +邏輯關(guān)系：Si=AiOBiOCIiCOi=AiBi+(Ai+Bi)CIi+ +S=AOBOCICO=AB+(A+B)CI+ +（ 2）邏輯電路分析：=1CIamp。amp。11A01 B0S0Si=AiOBiOCIiCOi=AiBi+(Ai+Bi)CIi+ +CIA+BABA0B0(A0+B0)=A0OB0+amp。 1 CIA0B0+(A0+B0)=CI(A0B0)(A0+B0)=(CI+A0B0)(A0+B0)
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