現(xiàn)場可編程門陣列fpga器(已修改)
2025-05-12 01:35 本頁面
【正文】 現(xiàn)場可編程門陣列 （ FPGA） 器件 概 述 FPGA器件基本結(jié)構(gòu) 可配置邏輯模塊（ CLB） 可編程 I/O模塊（ IOB） 可編程內(nèi)部互連資源（ ICR） Field Programmable Gate Array FPGA的應(yīng)用舉例 器 件 門 數(shù) CLB陣列 CLB數(shù) 觸發(fā)器數(shù) 最大 RAM位數(shù) XC4003/A 3 000 10 10 100 360 3 200 XC4003H 3 000 10 10 100 200 3 200 XC4003E 3 000 10 10 100 360 3 200 XC4010 10 000 20 20 400 1 120 12 800 XC4025 25 000 32 32 1 024 2 560 32 768 XC4025E 25 000 32 32 1 024 2 560 32 768 XC4044EX 44 000 40 40 1 600 3 840 51 200 XC4062XL 62 000 48 48 2 304 6 376 73 728 表 841 XC4000系列器件主要特征 概 述 FPGA一般是 可配置邏輯模塊 CLB(Configutable Logic Blocks)、輸入 /輸出模塊 IOB(Input/Output Blocks)和 互連資源 ICR (Interconnect Capital Resource)及一個用于存放編程數(shù)據(jù)的 靜態(tài)存儲器 SRAM組成 。 不同公司的 FPGA器件基本結(jié)構(gòu) 、 性能不盡相同 。 圖 841 XC4000系列 FPGA基本結(jié)構(gòu) CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB 可編程開關(guān)矩陣 可編程輸入 /輸出模塊 IOB 互連資源 ICR 可配置邏輯模塊 CLB FPGA器件基本結(jié)構(gòu) IOB提供內(nèi)部邏輯陣列與外部引出線之間的編程接口； ICR經(jīng)編程實現(xiàn) CLB與 CLB以及 CLB與 IOB之間的互連 。 可配置邏輯模塊（ CLB） 每個 CLB由兩個 觸發(fā)器 、 兩個獨立的 4輸入 組合邏輯函數(shù)發(fā)生器 （ F、 G） 和由數(shù)據(jù)選擇器組成的 內(nèi)部控制電路 構(gòu)成 。 CLB有 13個輸入和 4個輸出 ， 輸入與輸出可與 CLB周圍的互連資源相連 ， 如圖 843所示 。 兩個組合邏輯函數(shù)發(fā)生器F和 G為查找表結(jié)構(gòu) 。 其工作原理類似于用 ROM實現(xiàn)多種邏輯函數(shù) ， F和 G的輸入等效于ROM 的地址碼 ， 通過查找ROM中的地址表 ， 即可得到相應(yīng)的組合邏輯函數(shù)輸出 。 圖 843 CLB與互連資源互連關(guān)系 開關(guān) 矩陣 開關(guān) 矩陣 開關(guān) 矩陣 開關(guān) 矩陣
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