數(shù)字系統(tǒng)設(shè)計(jì)(上)(已修改)
2025-03-05 14:37 本頁面
【正文】 《 綜合電子系統(tǒng)設(shè)計(jì) 》 課程系列講座數(shù)字電路設(shè)計(jì)（上）《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座主要內(nèi)容162。 數(shù)字系統(tǒng)設(shè)計(jì)部分講座概述162。 常用數(shù)字系統(tǒng)單元設(shè)計(jì)范例l 常用組合邏輯單元l 常用時(shí)序邏輯單元l 常用綜合邏輯設(shè)計(jì)示范162。 數(shù)字系統(tǒng)設(shè)計(jì)技巧舉例（上）l QuartusII使用流程l 宏函數(shù)使用l 三態(tài)門使用162。 課后習(xí)題《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座數(shù)字系統(tǒng)設(shè)計(jì)部分講座說明162。 主要講座內(nèi)容l 常用數(shù)字系統(tǒng)設(shè)計(jì)范例l 常用數(shù)字系統(tǒng)設(shè)計(jì)技巧l 數(shù)字系統(tǒng)設(shè)計(jì)注意事項(xiàng)162。 講座與數(shù)字電路課程教學(xué)的差異l 課時(shí)安排l 內(nèi)容覆蓋面l 能力側(cè)重點(diǎn)《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座數(shù)字系統(tǒng)設(shè)計(jì)部分講座說明（續(xù)）162。 課后習(xí)題要求l 兩次課后都有習(xí)題布置l 作業(yè)電子檔遞交： l 文件命名要求：姓名 +學(xué)號(hào) +作業(yè)名162。 其它l PLD設(shè)計(jì)開發(fā)平臺(tái)使用自學(xué)為主l HDL語言（不限種類）自學(xué)為主《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座數(shù)字電路課程內(nèi)容回顧162。 數(shù)制和碼制162。 組合邏輯電路l 組合邏輯電路的分析l 組合邏輯電路的設(shè)計(jì)162。 時(shí)序邏輯電路l 時(shí)序邏輯電路的分析l 時(shí)序邏輯電路的設(shè)計(jì)培訓(xùn)關(guān)注點(diǎn)培訓(xùn)關(guān)注點(diǎn)《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座數(shù)字電路課程內(nèi)容回顧（續(xù)）162。 組合邏輯設(shè)計(jì)流程 162。 時(shí)序邏輯設(shè)計(jì)流程《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座數(shù)字電路課程內(nèi)容回顧（續(xù)）162。 典型組合邏輯單元案例l 編碼 /譯碼器l 數(shù)據(jù)選擇器l 查找表 /ROM162。 典型時(shí)序邏輯單元案例l 計(jì)數(shù)器l 移位寄存器162。 數(shù)字系統(tǒng)設(shè)計(jì)要點(diǎn)l 編碼 /狀態(tài) 的優(yōu)化選擇l 中小規(guī)模的邏輯電路單元拆分《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座基于 HDL和 PLD器件的邏輯設(shè)計(jì)162。 名詞解釋l HDL： HardwareDescriptionLanguagel PLD： ProgrammableLogicDevice162。 技術(shù)優(yōu)勢l 兼容原邏輯電路設(shè)計(jì)方法l 增加電路行為描述設(shè)計(jì)方法l 器件數(shù)量減少、設(shè)計(jì)效率提升、系統(tǒng)可靠性提升《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座組合邏輯電路單元設(shè)計(jì)范例162。 編碼器 /譯碼器162。 多路數(shù)據(jù)選擇器《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座編碼器 /譯碼器設(shè)計(jì)案例83編碼器（ Verilog HDL設(shè)計(jì)）38譯碼器（電路圖設(shè)計(jì)）《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座41MUX設(shè)計(jì)案例41MUX（ VHDL設(shè)計(jì)）41MUX（電路圖設(shè)計(jì)）《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座時(shí)序邏輯電路單元設(shè)計(jì)范例162。 計(jì)數(shù)器162。 移位寄存器162。 有限狀態(tài)機(jī)《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座計(jì)數(shù)器設(shè)計(jì)案例可正向、倒向計(jì)數(shù)器l 異步清零l 同步置數(shù)《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座計(jì)數(shù)器設(shè)計(jì)案例具體時(shí)序仿真結(jié)果《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座時(shí)鐘三分頻設(shè)計(jì)案例《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座時(shí)鐘三分頻設(shè)計(jì)案例具體時(shí)序仿真結(jié)果《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座有限狀態(tài)機(jī)（ FSM）設(shè)計(jì)基礎(chǔ)162。 FSM分米勒型 (Mealy)和摩爾型 (Moore)兩種， 前者的輸出取決于機(jī)器狀態(tài)和輸入，后者的輸出與輸入無關(guān) 。162。 FSM的設(shè)計(jì)方法有兩類：一種是將狀態(tài)的轉(zhuǎn)移和狀態(tài)的操作寫在同一個(gè)模塊中，另一個(gè)是 將狀態(tài)轉(zhuǎn)移單獨(dú)寫成一個(gè)模塊 。后者利于綜合器優(yōu)化代碼、布局布線。《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座Moore型 FSMalways@(w,state)begincase(state) //DefinestatecircleA: if(w) next_state=B。else next_state=A。B: if(w) next_state=C。else next_state=A。C: if(w) next_state=C。else next_state=A。default: next_state=A。endcase z=(state==C)。 //Defineoutputend//Definethesequentialblockalways@(posedgeclkornegedgerst)beginif(!rst) state=A。else state=next_state。endendmoduleA為初始狀態(tài)； w為輸入； z為輸出module simple(clk,rst,w,z)。input clk,rst,w。output z。reg z。reg[2:1] state,next_state。parameter[2:1]A=239。b00,B=239。b01,C=239。b10?！?綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座Moore型 FSM波形圖《 綜合電子系統(tǒng)設(shè)
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