eda課程設(shè)計--簡易頻率計設(shè)計(已修改)
2025-01-25 15:30 本頁面
【正文】 山東建筑大學(xué)課程設(shè)計說明書目 錄摘 要 1一、簡易數(shù)字頻率計設(shè)計原理 2 2 2二、各模塊程序及仿真 4： 4： 5 7三、仿真結(jié)果分析 10總結(jié)與致謝 13參考文獻 1413摘 要EDA技術(shù)是以硬件語言為主要的描述方式，以EDA軟件為主要的設(shè)計軟件，以大規(guī)模課編程邏輯器件為載體的數(shù)字電路的設(shè)計過程。其設(shè)計的靈活性使得EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。本設(shè)計以QuartusⅡ軟件為設(shè)計平臺，采用Verilog HDL語言現(xiàn)數(shù)字頻率計的整體設(shè)計。電子設(shè)計自動化（EDA）逐漸成為重要的設(shè)計手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域，電子設(shè)計自動化是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設(shè)計的技術(shù)，它與電子技術(shù)，微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計算機科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，促進了工程發(fā)展。EDA的一個重要特征就是使用硬件描述語言（HDL）來完成的設(shè)計文件，在電子設(shè)計領(lǐng)域受到了廣泛的接受。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，有硬件描述語言Verilog HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作，最終形成集成電子系統(tǒng)或?qū)I(yè)集成芯片的一門新技術(shù)。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。關(guān)鍵詞：EDA；QuartusⅡ；Verilog HDL一、簡易數(shù)字頻率計設(shè)計原理數(shù)字頻率計的主要功能是測量周期信號的頻率。頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。頻率是單位時間（1秒）內(nèi)方波信號發(fā)生周期變化的次數(shù)。在給定的1秒時間內(nèi)對方波信號波形計數(shù)，并將所計數(shù)值顯示出來，就能讀取被測信號的頻率。數(shù)字頻率計首先必須獲得相對穩(wěn)定與準確的時間，然后通過計數(shù)器計算這一段時間間隔內(nèi)的方波脈沖個數(shù)并顯示出來。這就是數(shù)字頻率計的基本原理。脈沖信號的頻率就是在單位時間內(nèi)所產(chǎn)生的脈沖個數(shù)，其表達式為f＝N／T，其中f為被測信號的頻率，N為計數(shù)器所累計的脈沖個數(shù)，T為產(chǎn)生N個脈沖所需的時間。本設(shè)計要求基準時鐘的頻率為1MHZ。待測方波信號的頻率在1HZ9999HZ，所以用四位7段數(shù)碼管無法完全正確顯示，所以需要選擇恰當(dāng)?shù)牧砍虂盹@示待測風(fēng)波信號的頻率，當(dāng)量程選擇不當(dāng)或者頻率超出9999HZ時，能夠給出指示信號。 根據(jù)設(shè)計要求，輸入系統(tǒng)的標準時鐘信號要先經(jīng)過分頻后得到一個周期為2s占空比50%的信號，用來對輸入信號采樣，得到采樣信號GATED_CLK；為了能夠控制計數(shù)模塊對采樣的信號進行正常計數(shù)及保存計數(shù)后的頻率，這要求，要在計數(shù)器剛好完成計數(shù)后立即將數(shù)據(jù)輸出給顯示部分進行顯示，并且要為下次計數(shù)做好準備，因此數(shù)據(jù)信號處理部分還要有產(chǎn)生控制計數(shù)器的兩個信號LOAD和COUNTER_CLR，LOAD信號控制計數(shù)完成后的數(shù)據(jù)及時輸出給顯示，COUNTER_CLR信號控制計數(shù)器清零；計數(shù)模塊就是完成對采樣信號的計數(shù)，并當(dāng)計數(shù)發(fā)生溢出時產(chǎn)生溢出信號FLOW_UP；顯示控制模塊要完成將計數(shù)模塊輸入的信號進行譯碼顯示。 測試信號采樣原理：GATED_CLK、LOAD、COUNTER_CLR信號的關(guān)系： 程序中用到的信號變量：FREQUENCY
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