數(shù)電課程設(shè)計(jì)--交通燈控制邏輯電路設(shè)計(jì)(已修改)
2025-01-24 04:05 本頁面
【正文】 1 江蘇科技大學(xué)電子信息學(xué)院 數(shù)字電子技術(shù)實(shí)驗(yàn) 課 程 設(shè) 計(jì) 報(bào) 告 指導(dǎo)老師 : 李紹鵬 學(xué) 院 : 電子信息學(xué)院 班 級(jí) : 11403022 學(xué)生（學(xué)號(hào)） : 孫磊（ 1140302219） 2 目 錄 課題 一 數(shù)字電子鐘 課題 二 交通燈控制邏輯電路設(shè)計(jì) （注：由于 Quartusii 不支持中文輸入，但支持中文復(fù)制，所以以下代碼文字說明均為后期制作） 3 課題 一 數(shù)字電子鐘 任務(wù) ：用文本法設(shè)計(jì)一個(gè)能顯示時(shí)、分、秒的數(shù)字電子鐘 要求 ： 20mhz 有源晶振電路產(chǎn)生標(biāo)準(zhǔn)信號(hào)的單元電路； 00~23 六十進(jìn)制計(jì)數(shù)器，分、秒為 00~59 六十進(jìn)制計(jì)數(shù)器； 、分、秒； ，調(diào)節(jié)分鐘的功能； ； ，整點(diǎn)報(bào)時(shí)的同時(shí)聲響電路發(fā)出叫聲； 、分、秒單元電路進(jìn)行仿真并記錄。 本文利用 Verilog HDL 語言自頂向下的 設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，并通過仿真和下載，實(shí)現(xiàn)其基本功能。 一． 頂層文件 module top( CLK,SET,EN,RE, //CLK==20M HZ SET 調(diào)節(jié)分鐘 LED_5,OUT, QH1,QH0,QM1,QM0,QS1,QS0 )。 input CLK,SET,RE,EN。 output OUT。 //OUT 報(bào)時(shí) output [3:0] QH1,QH0,QM1,QM0,QS1,QS0。 output [4:0] LED_5。 wire clk1khz,clk250hz,clk1hz,m1,b2,b3,b4。 wire [5:0] s1,m2,h3。 //分頻 Div u1(CLK,EN,RE,1439。d6384,clk1khz)。 Div u2(clk1khz,EN,RE,1439。d16382,clk250hz)。 Div u3(clk1khz,EN,RE,1439。d15884,clk1hz)。 //秒 s1 計(jì)數(shù) ,產(chǎn)生分進(jìn)位 m1 counter u4(clk1hz,EN,RE,639。d59,m1,s1)。 BCDturn u5(s1,QS1,QS0)。 //分 m2 計(jì)數(shù)，產(chǎn)生時(shí)進(jìn)位 b3 counter u6(b2,EN,RE,639。d59,b3,m2)。 BCDturn u7(m2,QM1,QM0)。 //時(shí) h3 計(jì)數(shù)，產(chǎn)生進(jìn)位 b4 counter u8(b3,EN,RE,639。d23,b4,h3)。 BCDturn u9(h3,QH1,QH0)。 //模擬鐘擺 led_ u10 (CLK,LED_5)。 //整點(diǎn)報(bào)時(shí) baoshi u11(QM1,QM0,QS1,QS0,OUT)。 //b2 調(diào)節(jié)分鐘 4 assign b2=SET?SET:m1。 endmodule 二． 分頻模塊 module Div(CLK,EN,RE,d,Q)。 //給 d 賦初始值 input CLK,EN,RE。 input [13:0] d。 output Q。 reg FULL,Q。 reg [13:0] c。 always@(posedge CLK ) begin if(RE) begin c=d。 FULL=0。 end else if(EN) begin if(c=={14{139。b1}}) begin c=d。 FULL=1。 end else begin c=c+1。 FULL=0。 end end end always@(posedge FULL) //得到占空比 50%的分頻信號(hào) begin Q=~Q。 end endmodule 三． 計(jì)數(shù)模塊 module counter(CLK,EN,RE,C,FULL,Q)。 //EN=1 時(shí)進(jìn)行計(jì)數(shù)， RE=1 時(shí)清零 input CLK,EN,RE。 //C 表示 N 進(jìn)制， Q 為計(jì)數(shù)結(jié)果 input [5:0] C。 output [5:0]Q。 output FULL。 reg [5:0]Q。 reg FULL。 5 always@(posedge CLK) begin if(RE) begin Q=0。 FULL
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