ic設(shè)計流程ppt課件(已修改)
2024-10-31 04:48 本頁面
【正文】 09/11/08 1 鄧軍勇 02985383437 09/11/08 2 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 數(shù)字 IC設(shè)計的流程 流程 算法設(shè)計（ Algorithm Optimization） RTL設(shè)計（ RTL Design） 綜合（ Synthesis） 后端設(shè)計（ Backend Design） 版圖后仿真（ Postlayout Simulation） 測試（ Test） 需求分析（ Requirement） 結(jié)構(gòu)設(shè)計 (Architecture Exploration) RTL驗證（ RTL Verification） 門級驗證（ Gatelevel Verification） 電路參數(shù)提?。?Circuit Extraction） 生產(chǎn)（ Manufacture） 數(shù)據(jù)形式與工具 Matlab， C/C++ SC/SV/C/C++ VHDL， Verilog SystemVerilog， e 綜合數(shù)據(jù)庫 SystemVerilog， e 后端數(shù)據(jù)庫 SystemVerilog， e Cadence SPW Synopsys CoCentric 文本編輯器 Synopsys Leda/Atrenta SpyGlass VCS/VSS/NC/Questasim Synopsys DC、 PT Cadence PKS/BuildGates MAGMA Blast RTL VCS/VSS、 NC、 QuestaSim Synopsys Astro、 ICC Hercules， Jupiterdp StarRCxt，PrimePower/power piler PT、 formality， LEC 邏輯 物理 09/11/08 3 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 主流 EDA工具 系統(tǒng)級驗證工具 代碼質(zhì)量分析工具 仿真與數(shù)字糾錯工具 邏輯綜合工具 靜態(tài)時序分析工具 形式化驗證工具 Pamp。R工具 物理驗證工具 版本管理工具 09/11/08 4 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 代碼質(zhì)量分析工具 代碼質(zhì)量分析用于進(jìn)行 RTL級的設(shè)計規(guī)則檢查，分析 RTL代碼是否能夠適應(yīng)后續(xù)的流程，檢查包括狀態(tài)機(jī)的分析、競爭和冒險檢查、設(shè)計重用、綜合與可測性以及用戶自定義的檢查等。 代碼質(zhì)量分析工具有： Synopsys的 LEDA Atrenta的 SpyGlass 09/11/08 5 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 仿真與數(shù)字糾錯工具 仿真工具有很多，如 Cadence的 NC、Synopsys的 VCS/VSS、 Mentor的Modelsim（新版本為 QuestaSim）等，都是功能強(qiáng)大的仿真工具。 數(shù)字糾錯工具主要有 SpringSoft的Debussy（新版本為 Verdi）。 09/11/08 6 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 邏輯綜合工具 邏輯綜合用于完成電路從 RTL級描述到門級網(wǎng)表的轉(zhuǎn)換。 通常使用的 EDA工具包括 Synopsys公司的Design CompilerTM、 Cadence公司的BuildGates174。（原屬 Ambit Design，后被Cadence收購）和 Encounter RTL Compiler、Magma公司的 Talus RTL等。 目前 DC可稱作 ASIC業(yè)界最流行的綜合工具和實際標(biāo)準(zhǔn) 09/11/08 7 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 靜態(tài)時序分析工具 靜態(tài)時序分析技術(shù)是一種窮盡分析方法，可以提取整個電路的所有時序路徑，且不依賴于激勵，運行速度很快，占用內(nèi)存很少，適合進(jìn)行超大規(guī)模的片上系統(tǒng)電路的驗證，可以節(jié)省多達(dá) 20%的設(shè)計時間，但是靜態(tài)時序分析存在的問題在于不了解電路的動態(tài)行為。 Synopsys公司的 PrimeTime是一種具有簽收品質(zhì)（ signoff quality）的 STA工具。 09/11/08 8 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 形式化驗證工具 形式化驗證方法不需要仿真向量，通過數(shù)學(xué)方法比價實現(xiàn)與參考是否等價。將形式化驗證和靜態(tài)時序分析這兩種靜態(tài)驗證方法結(jié)合起來，可以大大提高驗證效率。 Synopsys的 Formality是高性能、高速度的全芯片形式驗證與等效性檢查工具。 Cadence的 Verplex Logic Equivalence Checker也是享譽業(yè)界的邏輯等價性驗證工具。 Mentor的 FormalPro等。 09/11/08 9 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 Pamp。R工具 物理設(shè)計工具主要包括平面布局工具、布局布線工具等。 物理設(shè)計工具主要有： Cadence的 SoC Encounter、 Design Planner、CTGen， Synopsys的 Astro（新版本為 IC Compiler），Magma 的 BlastFusion等。 09/11/08 10 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 物理驗證工具 物理驗證工具包括設(shè)計規(guī)則檢查、寄生參數(shù)提取等工具 主要有： Synopsys的 StarRCXT、 Hercules Cadence的 Assura、 Dracula、 Diva Mentor的 Calibre 09/11/08 11 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 功耗分析工具 功耗越來月成為設(shè)計者關(guān)注的重點。 Synopsys公司的 Power Compiler提供簡便的功耗優(yōu)化能力，能夠自動將設(shè)計的功耗最小化，提供綜合前的功耗預(yù)估能力，讓設(shè)計者可以更好的規(guī)劃功耗分布，在短時間內(nèi)完成低功耗設(shè)計。 Power Compiler嵌入 Design Compiler/Physical Compiler之上，是業(yè)界唯一的可以同時優(yōu)化時序、功耗和面積的綜合工具。 09/11/08 12 CMOS集成電路版圖 西安郵電學(xué)院 ASIC中心 版本管理工具 在芯片開發(fā)流程中，文檔、代碼、網(wǎng)表、工具配置腳本、工藝庫甚至 EDA工具本身都在不斷變更，版本控制的重要性日益凸顯。 常用的版本管理工具有 CVS、 Subvision等，都包括 windows和 linux等版本。
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