實(shí)驗(yàn)五_數(shù)字時(shí)鐘的設(shè)計(jì)(已修改)
2025-06-21 17:36 本頁(yè)面
【正文】 實(shí)驗(yàn)五 數(shù)字時(shí)鐘的設(shè)計(jì) 實(shí)驗(yàn)性質(zhì)：綜合性 實(shí)驗(yàn)級(jí)別： 開(kāi)課單位：信息與通信工程學(xué)院通信工程系 學(xué)時(shí)： 4 學(xué)時(shí) 一、實(shí)驗(yàn)?zāi)康模? 學(xué)習(xí)用 VHDL 語(yǔ)言實(shí)現(xiàn)比較大型的電路的方法。 繼續(xù)鞏固 cpld 技術(shù)層次化設(shè)計(jì)方法。 二、實(shí)驗(yàn)器材： 計(jì)算機(jī)、 Quartus II 軟件 三、實(shí)驗(yàn)內(nèi)容： 設(shè)計(jì)一數(shù)字時(shí)鐘，要求具有時(shí)、分、秒、計(jì)數(shù)顯示功能，以 24 小時(shí)循環(huán)計(jì)時(shí)；具有清零，調(diào)節(jié)小時(shí)，分鐘功能；具有整點(diǎn) 報(bào)時(shí)功能。 四、實(shí)驗(yàn)步驟： 根據(jù)電路特點(diǎn)，用層次設(shè)計(jì)的概念，將此任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。讓幾個(gè)學(xué)生分作和調(diào)試其中之一，然后再將各模塊合起來(lái)聯(lián)試。以培養(yǎng)學(xué)生之間的合作精神，同時(shí)加深層次化設(shè)計(jì)概念。 了解軟件的元件管理深層含義，以及模塊元件之間的連接概念，對(duì)于不同目錄下的同一設(shè)計(jì)，如何融合。 模塊說(shuō)明： 各種進(jìn)制的計(jì)數(shù)及時(shí)鐘控制模塊（ 10 進(jìn)制、 6 進(jìn)制、 24 進(jìn)制） 掃描分時(shí)顯示，譯碼模塊 各模塊都用 VHDL 語(yǔ)言編寫(xiě) 五、實(shí)驗(yàn)?zāi)K： 秒模塊 LIBRARY ieee。 use 。 use 。 ENTITY second IS PORT( clk, reset,setmin : IN STD_LOGIC。 enmin : OUT STD_LOGIC。 da0out: out std_logic_vector (6 downto 0))。 END entity second。 ARCHITECTURE fun OF second IS SIGNAL count: STD_LOGIC_VECTOR( 6 downto 0)。 BEGIN da0out = count。 process ( clk , reset , setmin) begin enmin=k。 if (reset=39。039。) then count = 0000000。 elsif (setmin=39。039。) then enmin = clk。 elsif (clk 39。event and clk=39。139。) then if (count(3 downto 0)=1001) then if (count 1660) then if (count=1011001) then enmin=39。139。 count=0000000。 ELSE count=count+7。 end if。 else count=0000000。 end if。 elsif (count 1660) then count = count+1。 enmin=39。039。 after 100 ns。 else count=0000000。 end if。 end if。 end process。 END fun。 分析：
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