第7章vhdl基本語句與基本設(shè)計(jì)-文庫吧
2025-07-05 12:27 本頁面
【正文】 ILE_LOOP語句 LOOP語句 [標(biāo)號(hào)： ]LOOP 順序語句 EXIT 標(biāo)號(hào)； END LOOP； 舉例： L2 : LOOP a: = a+1 。 EXIT L2 WHEN a10 。 END LOOP L2 。 無限 LOOP語句 [標(biāo)號(hào) ]： FOR 循環(huán)變量 IN 離散范圍 LOOP 順序處理語句； END LOOP [標(biāo)號(hào) ]； 注意： （ 1）循環(huán)變量是 LOOP內(nèi)部自動(dòng)聲明的局部量，僅在 LOOP內(nèi)可見。 （ 2）離散范圍必須是可計(jì)算的整數(shù)范圍。循環(huán)次數(shù)范圍規(guī)定 LOOP語句中的順序語句被執(zhí)行的次數(shù)。 FOR_LOOP語句 LIBRARY IEEE。 USE 。 ENTITY parity_check IS PORT( a: IN STD_LOGIC_VECTOR( 7 DOWNTO 0 ) 。 y: OUT STD_LOGIC ) 。 END ENTITY parity_check。 ARCHITECTURE one OF parity_check IS BEGIN PROCESS( a ) VARIABLE tmp: STD_LOGIC。 BEGIN tmp: =?1? 。 FOR i IN 0 TO 7 LOOP tmp: tmp xor a( i ) 。 END LOOP。 y=tmp 。 END PROCESS。 END。 用 FOR LOOP語句描述 8位奇偶校驗(yàn)電路 [標(biāo)號(hào) ]： WHILE 循環(huán)條件 LOOP 順序處理語句； END LOOP [標(biāo)號(hào) ]； 例： sum := 0 。i := 0 。 abcd : WHILE ( i10 ) LOOP sum:=sum+i。 i:=i+1。 END LOOP abcd 。 WHILE_LOOP語句 LIBRARY IEEE。 USE 。 ENTITY parity_check IS PORT( a: IN STD_LOGIC_VECTOR( 7 DOWNTO 0 ) 。 y: OUT STD_LOGIC ) 。 END ENTITY parity_check。 ARCHITECTURE one OF parity_check IS BEGIN PROCESS( a ) VARIABLE tmp: STD_LOGIC。VARIABLE i: INTEGER 。 BEGIN tmp: =?0? 。 i := 0 。 WHILE ( i8 ) LOOP tmp: tmp xor a( i ) 。 i:=i+1。 END LOOP。 y=tmp 。 END PROCESS。 END。 用 WHILE_LOOP語句描述 8位奇偶校驗(yàn)電路 在 LOOP語句中， NEXT語句用來跳出本次循環(huán)。其格式分三種： （ 1） NEXT:無條件終止當(dāng)前的循環(huán)，跳回到本次循環(huán) LOOP語句開始處，開始下次循環(huán)。 （ 2） NEXT: [標(biāo)號(hào) ]； 無條件終止當(dāng)前的循環(huán)，跳轉(zhuǎn)到指定標(biāo)號(hào)的 LOOP語句開始處，重新開始執(zhí)行循環(huán)操作。 （ 3） NEXT [標(biāo)號(hào) ] [WHEN 條件表達(dá)式 ]； NEXT語句 L1: WHILE i10 LOOP L2: WHILE j20 LOOP ? NEXT L1 WHEN i=j。 ? END LOOP L2 。 END LOOP L1 。 NEXT語句舉例 ? EXIT語句是 LOOP語句的內(nèi)部循環(huán)控制語句，作用是結(jié)束循
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