第7章vhdl基本語(yǔ)句與基本設(shè)計(jì)(參考版)
2025-07-23 12:27本頁(yè)面
【正文】 53/38 信號(hào)與變量的區(qū)別 54/38 信號(hào)與變量類比 賦值 使用 范圍 行為 y=a y :=a 表示電路內(nèi)連 表示局部存儲(chǔ) 全局（ process之間進(jìn)行通信） 局部（ process內(nèi)部使用） process結(jié)束時(shí)更新 立即更新 ? 表決電路 ? 地址譯碼 ? 七段顯示譯碼器 ? 雙向總線 ? 優(yōu)先編碼器 ? 8位加法器 VHDL組合邏輯電路設(shè)計(jì) ? 觸發(fā)器 ? 寄存器 ? 計(jì)數(shù)器 ? 分頻器 VHDL時(shí)序邏輯電路設(shè)計(jì) 。 51/38 變量使用 舉例 1 變量說(shuō)明 變量賦值 變量賦值給信號(hào) 52/38 變量使用舉例 2 val是個(gè)變量，只要有賦值給它，它就更新。 ?幾個(gè)比特： ? temp (7 downto 4) := “1010”。 ? temp := x”AA” 。 50/38 為變量賦值 variable temp : std_logic_vector ( 7 downto 0 )。 ? variable temp : std_logic_vector (7 downto 0)。要從時(shí)序上看。 47/38 請(qǐng)看兩個(gè)程序是否等效？ 并行賦值語(yǔ)句右邊的變量全為敏感信號(hào)。 ? 傳輸延時(shí) ? 無(wú)論距離多近，都有傳輸延時(shí)。 46/38 信號(hào)賦值－延時(shí)（ Delay） ?信號(hào)賦值可以在 process語(yǔ)句內(nèi)部也可以在外部進(jìn)行（如三種并行賦值語(yǔ)句）。 在 process內(nèi)的語(yǔ)句執(zhí)行是順序的。 ?在 process內(nèi)部，語(yǔ)句執(zhí)行是有順序的。 44/38 多進(jìn)程語(yǔ)句 ?一個(gè)構(gòu)造體可以有多個(gè)process。 process begin sequential statements wait on (a,b) 。 . ? 注意 :邏輯綜合將對(duì) wait和敏感信號(hào)表作出限制。 ? 一個(gè) process可以有多個(gè) wait語(yǔ)句。 43/38 Process語(yǔ)句的執(zhí)行 ?process語(yǔ)句靠 wait語(yǔ)句和敏感信號(hào)表來(lái)控制語(yǔ)句執(zhí)行次數(shù)。 … … .. 順序語(yǔ)句 N 。 42/38 進(jìn)程語(yǔ)句 ?過(guò)程語(yǔ)句有 （ 1）隱含的過(guò)程： ? 并行信號(hào)賦值語(yǔ)句 ? 元件語(yǔ)句 ? 過(guò)程的敏感信號(hào)在表達(dá)式右邊。 end logic。039。139。039。 else b。 y = a when sel=39。 end cmpl_sig。 entity cmpl_sig is port ( a, b, sel : in std_logic。 41/38 VHDL模型－并行信號(hào)賦值 library ieee。 with sel select y=a when 00, b when 01, c when others。 begin sel(1)=sel1。 end mux4to1。 sel1,sel0:in std_logic。 use 。 注意： when others包含那些未被列出的可能。 y:out bit)。 entity mux4to1 is port(a,b,c:in bit。 with sel select y=a when 00, b when 01, c when others。 begin sel(1)=sel1。) else c when (sel1=‘1’) and (sel0=‘0’) else d。) and (sel0=39。) else b when (sel1=39。) and (sel0=39。 問(wèn)題：如果 00時(shí)選 a， 01時(shí)選 b， 10和 11時(shí)都選 c，怎么辦？ y=a when (sel1=39。) else d。) and (sel0=39。) else c when (sel1=39。) and (sel0=39。) else
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