【正文】 設計，嵌入式軟件開發(fā)，可編程器件設計，綜合，布局/步線，仿真驗證。（1）24小時計時：可完成二十四小時的不間斷計時，最大計時顯示23小時59分59秒。在SmartSOPC平臺上由6個7段數碼管顯示。（2）星期計時：可完成7天計時，從1～7顯示在1個7段數碼管上。（3）時鐘清零：使用K2開關控制清零端。K2=1時，數字鐘所有時間清零；K2=0時，正常計數顯示。（4）時鐘暫停：使用K1開關控制時鐘脈沖輸入信號。K1=1時，時鐘將停止計數，暫停顯示當前時刻；K1=0時，時鐘即可從原顯示時間繼續(xù)計時。使用此功能主要用于對時鐘進行精確校對。例如通過時校對和分校對分別把時鐘校對到12:00:00后可以啟用時鐘暫停按鈕，等待當標準時間到12:00:00時，關掉時鐘停止按鈕，便可完成時鐘的精準校對。（5）時鐘快速校時：使用KKK5開關分別選擇控制分、時、日進位端。1）K3=1，將1Hz脈沖加至分低位，校正分位，秒位計數不受影響；K3=0，正常秒位向分位進位，每60秒進1。2)K4=1，將1Hz脈沖加至小時低位，分位、秒位計數不受影響；K4=0，正常分位向小時位進位，每60分進1。3）K5=1，將1Hz脈沖加至星期進位，校正星期，時、分、秒位計數不受影響；K5=0，正常時位向星期位進位，每24小時進1。（6）整點報時：實現每個整點報時。當時間到達任何一個整點時刻前，例如11點59分時，蜂鳴器將分別在11:59:511:59:511:59:55以三聲低頻鳴響，在11:59:59時以高頻鳴響。（7）鬧鐘功能：實現定點鬧鐘功能。1）由于SmartSOPC平臺上僅8個7段數碼管，因此設計使用K6開關選擇正常顯示和鬧鐘設定顯示，且為區(qū)分正常顯示和那種顯示，鬧鐘顯示僅用6個數碼管。K6=1,7個數碼管正常顯示星期、時、分、秒；K6=0,6個數碼管分別顯示星期、時、分，秒高位一直為0。2）鬧鐘計時僅時位和分位單獨計數，沒有進位。使用K7對鬧鐘的時位設定時間，即校時，K7=0，將脈沖加至時進位，校時；K7=1，保持設定的時間。使用K8對鬧鐘的分位設定時間，即校分，K8=0，將脈沖加至分進位，校分；K8=1，保持設定的時間。一旦與設定時間相同，則蜂鳴器將以1Khz頻率鳴響10秒鐘。2設計要求說明 設計概述主要內容：利用QuartusII軟件設計一個數字計時器，可以完成00:00:00到23:59:59的計時功能，并在控制電路的作用下具有保持、清零、快速校時、快速校分、整點報時等功能。并下載到SmartSOPC實驗系統(tǒng)中演示。 設計基本要求（1）能進行正常的時、分、秒計時功能；（2）分別由六個數碼管顯示時分秒的計時；（3）K1是系統(tǒng)的使能開關（K1=0正常工作，K1=1時鐘保持不變）；（4）K2是系統(tǒng)的清零開關（K2=0正常工作，K2=1時鐘的分、秒全清零）；（5）K3是系統(tǒng)的校分開關（K3=0正常工作，K3=1時可以快速校分）；（6）K4是系統(tǒng)的校時開關（K4=0正常工作，K4=1時可以快速校分）；（7）使時鐘具有整點報時功能（當時鐘計到59’53”時開始報時，在59’53”, 59’55”,59’57”時報時頻率為512Hz,59’59”時報時頻率為1KHz） 設計提高部分要求(1)鬧表設定功能；(2)自己添加其他功能；3設計方案論證（整體電路的工作原理）圖31（1）基本電路：脈沖發(fā)生電路、計時電路脈沖發(fā)生電路是所有電路的工作前提，將SmartSOPC平臺提供的48MHz輸出經過分頻分為1Hz、1KHz和512Hz信號，分別用于計數和報時輸入脈沖。計時電路是核心電路。其從脈沖發(fā)生電路接受1Hz的脈沖信號，進行時鐘的60進制、24進制和7進制的相關設計。（2）功能電路：校時電路、清零電路、顯示電路、整點報時電路這三個電路是圍繞計時電路的基本功能電路。通過特定的端口輸入計時電路或從計時電路得到輸出。依次完成對計時時間的快速校正、對內部計時器值全部清零、對計時時間進行譯碼顯示和在整點進行報時。（3）附加功能電路：鬧鐘電路、星期計時電路鬧鐘電路與計時電路在同7片數碼管輸出顯示，故增加選擇電路使顯示電路分別顯示。將正常工作時間與設定時間進行比較，一旦相同則蜂鳴10秒。星期計時與24小時計時電路原理相同，增加一個模7計數，從1～7顯示。9個輸入端，其中一個是系統(tǒng)頻率48MHz輸入，另8個為控制開關，分別為暫停開關K清零開關K正常工作時位校對開關K正常工作分位校對開關K校星期開關K腦中顯示開關K鬧鐘校時開關K7和鬧鐘校分開關K8。3個輸出端，蜂鳴器BEEP輸出、7位數碼管段碼輸出S[6..0]和位碼輸出X[6..0]。各個子模塊均為封裝后子電路。各個子電路的內部電路將在下章中予以說明。電路圖如下：圖32本章節(jié)給出了本次設計的總思路。對總體原理進行概括和總結，給出流程圖，總電路圖。對輸入、輸出端進行闡釋說明。并實行由自頂向下的設計方案，依次設計子模塊，對每個模塊的思路進行總結概括。4各子模塊設計原理 圖41：脈沖發(fā)生電路模塊圖42（1）48分頻使用2片4位二進制計數器74161構成一個模16和模3計數器，級聯(lián)，可構成48分頻。將系統(tǒng)提供輸入48MHz分頻為1MHz。電路圖如下：圖43（2）1000分頻使用3片4位二進制計數器74161構成三個模10計數器的級聯(lián)，可構成1000分頻。使用兩個1000分頻級聯(lián)（1）中的48分頻，使輸出信號頻率為1Hz。在第一個1000分頻后拉出一個輸出端，為1KHz。電路圖如下：圖44（3）2分頻使用7474的器重一個觸發(fā)器構成模2計數器。使用1KHz為輸入，使輸出為512hz。電路圖如下：