【正文】 LD來開發(fā)數(shù)字電路，可以大大縮短設計時間，減少PCB面積，提高系統(tǒng)的可靠性。PLD的這些優(yōu)點使得PLD技術在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言(HDL)的進步[9]。硬件描述語言(HDL)是相對于一般的計算機軟件語言如C、Pascal而言的。HDL是用于設計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能、電路結構和連接方式。HDL具有與具體硬件電路無關和與設計平臺無關的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結構化設計方面，表現(xiàn)了強大的生命力和應用潛力。用HDL進行電子系統(tǒng)設計的一個很大的優(yōu)點是設計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關的因素花費過多的時間和精力。 EDA與傳統(tǒng)電子設計方法的比較及優(yōu)點與傳統(tǒng)的電子設計方法相比，EDA技術對于復雜電路的設計和調(diào)試都比較簡單，如果某一過程存在錯誤，查找和修改起來比較方便，而且EDA技術的可移植性很強。與世界各知名高校相比，我國高等院校在EDA及微電子方面的教學和科研工作有著明顯的差距，我們的學生現(xiàn)在做的課程實驗普遍陳舊，動手能力較差。從某種意義上來說，EDA教學科研情況如何，代表著一個學校電類專業(yè)教學及科研水平的高低，而EDA教學科研工作開展起來后，還會對微電子類、計算機類學科產(chǎn)生積極的影響，從而帶動各高校相應學科的同步發(fā)展[10]。由于可編程邏輯器件性能價格比的不斷提高，開發(fā)軟件功能的不斷完善，而且由于用EDA技術設計電子系統(tǒng)具有用軟件的方式設計硬件。設計過程中可用有關軟件進行各種仿真。系統(tǒng)可現(xiàn)場編程，在線升級。整個系統(tǒng)可集成在一個芯片上等特點，使其將廣泛應用于專用集成電路和機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域新產(chǎn)品的開發(fā)研制中[4]。傳統(tǒng)機電設備的電器控制系統(tǒng)，如果利用EDA技術進行重新設計或進行技術改造，不但設計周期短、設計成本低，而且將提高產(chǎn)品或設備的性能，縮小產(chǎn)品體積，提高產(chǎn)品的技術含量，提高產(chǎn)品的附加值。EDA技術是電子設計領域的一場革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世，我國EDA技術的應用水平長期落后于發(fā)達國家，如果說用于民品的核心集成電路芯片還可以從國外買的到的話，那么軍用集成電路就必須依靠自己的力量研制開發(fā)，因為用錢是買不到國防現(xiàn)代化的，特別是中國作為一支穩(wěn)定世界的重要力量，更要走自主開發(fā)的道路[5]。強大的現(xiàn)代國防必須建立在自主開發(fā)的基礎上，因此，廣大電子工程技術人員應該盡早掌握這一先進技術，這不僅是提高設計效率和我國電子工業(yè)在世界市場上生存、竟爭與發(fā)展的需要，更是建立強大現(xiàn)代國防的需要[6]。 VHDL系統(tǒng)概述VHDL語言是一種用于電路設計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言 。VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應用在數(shù)字電路的設計中。目前，它在中國的應用多數(shù)是用在FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位，它也被用來設計ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。硬件描述語言的主要優(yōu)點： VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設計層次，支持結構、數(shù)據(jù)流、行為 3 種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設計過程都可以用 VHDL 來完成。VHDL在電子設計中具有以下優(yōu)點： （1）全方位硬件描述—從系統(tǒng)到電路。VHDL具有功能強大的語言結構,可以用簡潔明確的代碼描述來進行復雜控制邏輯的設計，而且覆蓋面廣,方法靈活。 （2）多種描述方式適應層次化設計。VHDL具有多層次描述系統(tǒng)硬件功能的能力。 能進行系統(tǒng)級的硬件描述這是它最突出的優(yōu)點。 （3）VHDL語言的數(shù)據(jù)類型豐富語法嚴格清晰,串行和并行通用,物理過程清楚。 （4）VHDL的設計不依賴于特定的器件,方便了工藝的轉(zhuǎn)換。 （5）VHDL是一個標準語言，它的設計描述可以被不同的EDA工具所支持，可移植性強，易于共享和復用[11]。 同時，與其他的硬件描述語言相比,VHDL還具有以下特點： （1） VHDL具有更強的行為描述能力。強大的行為描述能力避開了具體的器件結構， 是在邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。VHDL 的寬范圍描述能力使它成為高層次設計的核心，從而決定了它成為系統(tǒng)設計領域最佳的硬件描述語言，并可進行系統(tǒng)的早期仿真以保證設計的正確性。 （2） VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)功能的可行性，隨時可對設計進行仿真模擬。 （3） VHDL語句的行為描述能力和程序結構，決定了它具有支持大規(guī)模設計的分解和已有設計的再利用功能。 （4） 對于用 VHDL 完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把 VHDL 描述設計轉(zhuǎn)變成門級網(wǎng)表。 （5） VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構， 也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。 （6） 用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進行復雜控制邏輯的設計，既靈活方便，又便于設計結果的交流、保存和重用[13]。電子系統(tǒng)利用VHDL 設計時，設計方法有系統(tǒng)行為級描述算法，寄存器傳輸級算法和結構級描述；VHDL源代碼是作為EDA綜合工具的輸入代碼，因此有效的VHDL建模風格是控制綜合結果的最為有效的手段。要建立VHDL源代碼，設計者必須了解 VHDL與綜合結果的關系。 綜合算法不同，對于同樣的硬件描述，可能會得到不同的綜合結果。 即使最后綜合出的電路都能實現(xiàn)相同的邏輯功能，其電路的復雜程度和時延特性都會有很大的差別，甚至某些額外的電路還使得系統(tǒng)運行效率達不到要求。為此，下面列舉出了利用VHDL進行程序設計時的一些重要的、典型的優(yōu)化方法[12]。描述方法的合理選用 用 VHDL進行設計，其最終綜合出的電路的復雜程度除取決于設計要求實現(xiàn)的功能的難度外，還受設計工程師對電路的描述方法的影響。最常見的使電路復雜化的原因之一是設計中存在許多本不必要的類似 LATCH的結構。而且由于這些結構通常都由大量的觸發(fā)器組成，不僅使電路更復雜，工作速度降低，而且由于時序配合的原因可能導致不好的結果。 三 交通燈系統(tǒng)的設計 紅綠燈交通信號系統(tǒng)功能描述 在交通信號燈的設計中，系統(tǒng)功能設計要求主干道各設有一個綠、黃、紅指示燈。主干道綠燈亮時，支干道紅燈亮，反之亦然，兩者交替允許通行。主干道每次放行25s，支干道每次放行15s。每次由綠燈變?yōu)榧t燈的過程中，亮光的黃燈作為過渡，黃燈的時間為5s。 能實現(xiàn)正常的倒計時顯示功能。能實現(xiàn)總體清理功能，計數(shù)器由初始狀態(tài)開始計數(shù)，對應狀態(tài)的指示燈亮。外部硬件電路方面主要包括：兩組紅綠燈、兩組LED顯示器。軟件方面包括：（1）電路合成模塊的概念：將交通燈信號系統(tǒng)劃分成若干個小電路，編寫每一個模塊的VHDL程序代碼，并將各個小電路相連接。這樣可以增加程序的調(diào)試速度，同時也能夠?qū)⒐ぷ骷毞?，以提高編程速度（見圖31）。（2）參數(shù)化的概念：針對不同時段的交通流量，可以調(diào)整紅綠燈電路（增加或者減少電路的計數(shù)時間），以增加程序的靈活性。時鐘發(fā)生電路計數(shù)秒數(shù)選擇電路 紅綠燈信號控制電路倒計時控制電路 時鐘輸入端 東西及南北方向信號燈 系統(tǒng)復位端 東西及南北方向倒計時 圖31 交通信號燈系統(tǒng)結構圖由交通信號燈系統(tǒng)結構圖(見圖31)可知，該系統(tǒng)由4個子電路組成。其中包括：(1) 時鐘發(fā)生電路；(2) 計數(shù)秒數(shù)選擇電路；(3) 倒計時控制電路；(4) 紅綠燈信號控制電路。 系統(tǒng)的模塊設計 時鐘脈沖發(fā)生電路 在紅綠燈交通信號系統(tǒng)中，大多數(shù)的情況是通過自動控制的方式指揮交通的。因此，為了避免意外事件的發(fā)生，電路必須給出一個穩(wěn)定的時鐘（clock）才能讓系統(tǒng)正常的工作。因此，hld1時鐘發(fā)生電路最主要的功能就是產(chǎn)生一些穩(wěn)定的輸出信號，并將其用做后面幾個電路的使能控制與同步信號。程序如下（見附錄） 圖32是時鐘脈沖發(fā)生電路的元件模塊圖。 圖32 時鐘發(fā)生電路模塊圖 系統(tǒng)輸入信號：clk：由外部信號發(fā)生器提供1kHZ的時鐘信號；reset：系統(tǒng)內(nèi)部自復位信號。系統(tǒng)輸出信號：ena_scan：將外部的時鐘信號進行分頻處理；ena_1hz：產(chǎn)生每秒一個的脈沖信號；flash_1hz：產(chǎn)生每秒一個脈沖的時鐘信號。 圖33是時鐘脈沖發(fā)生電路通過Quartus II軟件仿真得到的仿真波形圖。 圖33 時鐘發(fā)生電路時序圖從圖33可以看出，當加入1kHZ的時鐘信號后，ena_1hz產(chǎn)生了周期為一秒的脈沖信號，flash_1hz產(chǎn)生了周期為一秒的脈沖時鐘信號。在這段程序的設計過程中最大的特點就是引用了參數(shù)化的概念，即使用了常數(shù)(constant)。常數(shù)的定義和設置主要是為了使程序更容易閱讀和修改，只要改變了常量的數(shù)值，使用到該常數(shù)的地方都會隨著更新而使用新的常數(shù)值。這就使設計的靈活性增強了。例如程序中用到的：constant scan_bit:positive:=2。signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。第一句就是將scan_bit設為常數(shù)‘2’，這個數(shù)值是可以根據(jù)設計的需要任意設定的。第二句是定義一個信號，它的位數(shù)就是(scan_bit1),因為之前scan_bit設定的值為2，所以信號的位數(shù)就是2位。如果想增減信號的位數(shù)，只需要改動常數(shù)的賦值就可以了。 計數(shù)秒數(shù)選擇電路當通過交通路口時，如果能在一個方向增添一個倒計時顯示器對車輛、行人加以提示，可能會有更好的效果。因此,計數(shù)秒數(shù)選擇電路最主要的功能就是負責輸出顯示器需要的數(shù)值（即倒數(shù)的秒數(shù)值），作為倒計時顯示器電路的計數(shù)秒數(shù)。程序如下（見附錄） 圖34是計數(shù)秒數(shù)選擇電路的元件模塊圖。圖34 計數(shù)秒數(shù)選擇電路模塊圖系統(tǒng)輸入信號：clk：由外部信號發(fā)生器提供1kHz的時鐘信號；reset：系統(tǒng)內(nèi)部自復位信號；ena_scan：接收由時鐘發(fā)生電路提供的250Hz的時鐘脈沖信號；recount：接收由交通燈信號控制電路產(chǎn)生的重新計數(shù)的使能控制信號；sign_state：接收由交通燈信號控制電路產(chǎn)生的狀態(tài)信號。系統(tǒng)輸出信號：load：負責產(chǎn)生計數(shù)器所需要的計數(shù)數(shù)值。 圖35是計數(shù)秒數(shù)選擇電路通過Quartus II軟件仿真得到的仿真波形圖。 圖35 計數(shù)秒數(shù)選擇電路時序圖由計數(shù)描述選擇電路的時序圖(見圖35)可以看出這段程序中定義了在正常車流量情況下，東西及南北方向紅燈、黃燈和綠燈需要維持的秒數(shù)分別是15s、5s和25s。當外部信號發(fā)生器提供了1kHZ的時鐘信號，并且重新計數(shù)信號(recount)為“1”時,load信號就會按照預先設置的數(shù)值逐1遞減,直至減到零為止,當下一個重新計數(shù)信號(recount)再次為“1”時，會重復此過程。 倒計時控制電路通過日常生活中的觀察，我發(fā)現(xiàn)在一些交通路口已經(jīng)開始使用倒計時顯示器，它們的作用就是用來提示車輛行人目前還有多長時間信號燈會發(fā)生變化，這樣車輛行人就可以提前判斷是否有足夠的時間通過路口，進而就可以避免很多意外事故的發(fā)生。例如：南北方向綠燈，車輛處于正常行駛中，東西方向紅燈，車輛處于等待中，若南北方向行駛的車輛看到倒計時顯示器上可以通行的時間很短，可能就會放慢速度等待下一次通行，這樣在東西方向綠燈時，車輛就能夠正常行駛，不會為等待南北方向強行的車輛而耽誤更多的時間。如此循