【正文】 的發(fā)展,單一芯片的門數(shù)從幾百門增加到數(shù)百萬門，現(xiàn)場可編程邏輯器件從最初的1200個可利用門,發(fā)展到90年代的25萬個可利用門。目前,國際上著名半導(dǎo)體器件公司有Xilinx，Lattice，Altera等，研發(fā)出若干新型的大規(guī)模可編程邏輯器件。CPLD有Xilinx公司的XC9500系列, Lattice公司的ispLSI/PLSI1000系列和MACH5系列，Altera公司的MAX7000系列和MAX9000系列等。Xilinx公司的XC5000/4000系列,Actel公司的ACT系列，TI公司的TPC系列, Altera公司的FLEX系列等是FPGA的代表產(chǎn)品。廠商又陸續(xù)推出了數(shù)百萬門的單片F(xiàn)PGA芯片,將現(xiàn)場可編程器件的集成度提高到一個新的水平。隨著可編程邏輯器件及EDA技術(shù)的高速發(fā)展，電子系統(tǒng)向集成化、小型化、大規(guī)模和高速度的方向發(fā)展，電子系統(tǒng)的設(shè)計技術(shù)和工具也發(fā)生了深刻的變化。計算機技術(shù)的普及加速了電子設(shè)計自動化技術(shù)的進程，EDA開發(fā)系統(tǒng)的自動化和智能化程度也日臻完善。由美國國防部提出的VHDL（Very High Speed Integrated Circuit Hardware Description Language）即超高速集成電路硬件描述語言，是為了要解決項目間的信息交換困難和設(shè)計維護困難，同時也為解決當(dāng)時的超高速集成電路（VHSIC，Very High Speed Integrated Circuit）計劃而提出的一種硬件描述語言，采用高層次的、自頂向下的設(shè)計方法來描述硬件，非常適合當(dāng)前需要。它改變了傳統(tǒng)的數(shù)字系統(tǒng)的描述方法和設(shè)計方法，使得軟件實現(xiàn)硬件化、硬件設(shè)計軟件化、用戶自制大規(guī)模和超大規(guī)模集成電路等都成為了現(xiàn)實。美國國防部1987年12月IEEE接受VHDL為標(biāo)準(zhǔn)的HDL，這就是今天的IEEE STD10761987和IEEE STD10761993?！　oundation Series可編程器件開發(fā)系統(tǒng)是Xilinx公司設(shè)計的EDA工具，具有很強的開發(fā)和設(shè)計功能，是電子設(shè)計不可缺少的工具，他可以接受多種方式的輸入：原理圖輸入、文本輸入（硬件描述語言）、第三方EDA工具提供的接口等。系統(tǒng)的仿真器具有很強靈活性，可以控制對單器件或多器件的仿真。1 設(shè)計要求出門坐出租車已成為現(xiàn)在很多人的選擇，不僅隨叫隨到而且快捷方便，那么公平合理準(zhǔn)確的計費就成為人們最關(guān)注的問題。本文主要內(nèi)容是利用CPLD可編程邏輯器件設(shè)計并實現(xiàn)一個適合實際的出租車計價系統(tǒng)，采用VHDL語言進行編程，編程環(huán)境為Xilinx 公司的可編程器件的開發(fā)系統(tǒng)（Xilinx Foundation），源程序文件經(jīng)編譯后下載到可編程邏輯器件XC 9572芯片內(nèi)部后，可應(yīng)用于實際的出租車計價系統(tǒng)中。2 相關(guān)技術(shù)介紹 CPLD簡介復(fù)雜可編程邏輯器件CPLD與現(xiàn)場可編程門陣列FPGA都是在PLA、PAL、GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的。與以往的PLA、PAL、GAL等相比較，F(xiàn)PGA/CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA/CPLD實際上就是一個子系統(tǒng)部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計人員的廣泛關(guān)注和普遍歡迎。 CPLD的基本結(jié)構(gòu)CPLD的集成度在千門/片以上，其基本結(jié)構(gòu)是由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成。其與陣列比PAL大得多，但并非靠簡單的增大陣列的輸入、輸出端口達到。陣列占用芯片的面積隨其輸入端數(shù)的增加而急劇增加，而芯片面積的增大不僅使芯片的成本增大，還使信號在陣列中傳輸延遲加大而影響其運行速度。所以CPLD通常是由多個類似PAL功能塊組成，具有很大的固定于芯片上的布線資源，通過位于中心的互連矩陣連接在一起?；ミB陣列要將來自I/O的信號和邏輯塊的輸出布線到器件內(nèi)任何邏輯塊的輸入。一般互連矩陣有兩種形式：基于陣列的互連和基于多路開關(guān)的互連。基于陣列的互連是縱橫開關(guān)的實現(xiàn)方式，它允許任何輸入到互連矩陣中的信號布線到任何邏輯塊，是完全可布通的。基于多路開關(guān)的互連是對邏輯塊的每個輸入有一個多路轉(zhuǎn)換器，輸入到互連矩陣的信號被連接到每個邏輯塊的大量多路開關(guān)的輸入端，這些多路轉(zhuǎn)換器的選擇是可編程的，只允許其一個輸入通過它進入邏輯塊。所以布通率與多路轉(zhuǎn)換器的輸入寬度有關(guān)，寬度愈大，所占面積增加，性能降低。與FPGA相比，CPLD不采用分段互連方式，因而具有較大的時間可預(yù)測性，產(chǎn)品可以給出引腿到引腿的最大延遲時間；此外，CPLD具有很寬的輸入結(jié)構(gòu)，適合于實現(xiàn)高級的有限狀態(tài)機；具有ISP性能的CPLD，可以直接在系統(tǒng)內(nèi)對其進行編程，因而類似于具有ISP性能的SRAM查找表類型的FPGA。 CPLD的特點20世紀(jì)80年代中期,Altera和Xilinx分別推出了類似于PAL結(jié)構(gòu)的擴展型CPLD和與標(biāo)準(zhǔn)門陣列類似的FPGA ,它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點。這兩種器件兼容了PLD和通用門陣列的優(yōu)點,可實現(xiàn)較大規(guī)模的電路,編程也很靈活,具有以下特點：●目前的 CPLD主要是基于E2 PROM或 FLASH存儲器編程 ,編程次數(shù)達 1萬次。其優(yōu)點是在系統(tǒng)斷電后 ,編程信息不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程 (ISP) CPLD兩種。 ISP器件的優(yōu)點是不需要編程器 ,可先將器件裝焊于印制板 ,再經(jīng)過編程電纜進行編程,編程、調(diào)試和維護都很方便 。 ●CPLD是將多個可編程陣列邏輯 (PAL)器件集成到一個芯片 ,具有類似 PAL的結(jié)構(gòu)。一般情況下CPLD器件中至少包含三種結(jié)構(gòu) :可編程邏輯功能塊 (FB)?？删幊?I/ O單元 ?？删幊虄?nèi)部連線 。 ●在速度上CPLD優(yōu)于 FPGA。由于 FPGA是門級編程 ,且 CLB之間是采用分布式互連 。而 CPLD是邏輯塊級編程 ,且其邏輯塊互連是集總式的。因此 ,CPLD比 FPGA有較高的速度和較大的時間可預(yù)測性 ,產(chǎn)品可以給出引腿到引腿的最大延遲時間 。 ●FPGA/CPLD軟件包中有各種輸入工具和仿真工具,以及版圖設(shè)計工具和編程器等全線產(chǎn)品,電路設(shè)計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真,直至最后芯片的制作?！耠娐吩O(shè)計人員使用FPGA/CPLD進行電路設(shè)計時,軟件易學(xué)易用。 VHDL語言簡介　　當(dāng)前，在國內(nèi)外應(yīng)用的硬件描述語言有許多種，VHDL語言是應(yīng)用最廣泛的硬件描述語言之一。VHDL語言功能相當(dāng)強大，不但適應(yīng)了當(dāng)今電子設(shè)計自動化技術(shù)的飛速發(fā)展，還變革性地促進了電子設(shè)計自動化技術(shù)的進步。世界上一些著名EDA公司的開發(fā)工具均支持VHDL。用VHDL語言編程實現(xiàn)數(shù)字電子系統(tǒng)硬件設(shè)計容易做到技術(shù)共享，HDL語言最適合于用CPLD和FPGA等器件實現(xiàn)數(shù)字電子系統(tǒng)設(shè)計。 VHDL語言的優(yōu)點VHDL語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法十分類似于一般的計算機高級語言。VHDL語言的程序結(jié)構(gòu)特點是見一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件、一個電路模塊湖一個系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱可視部分），即設(shè)計實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其它的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用VHDL進行工程設(shè)計的優(yōu)點是多方面的。●與其他的硬件描述語言相比，VHDL具有更強的行為描述能力?！馰HDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期，就能檢查設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬?！馰HDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速的完成必須由許多甚至多個開發(fā)組共同并行工作才能實現(xiàn)。●對于用VHDL完成一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計?！裼捎赩HDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)。 使用VHDL語言的可行性使用VHDL語言設(shè)計出租車自動計價系統(tǒng)，使其實現(xiàn)出租車上電子數(shù)字鐘和計費器以及預(yù)置和模擬汽車啟動、停止、暫停等功能，并設(shè)計動態(tài)掃描電路顯示時鐘和車費數(shù)目，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點。VHDL語言編制的程序編譯通過下載到特定芯片后，可應(yīng)用于實際的出租車計價系統(tǒng)中。 Xilinx Foundation Xilinx Foundation系統(tǒng)是Xilinx公司可編程器件的開發(fā)系統(tǒng)之一，是一種目前使用較廣的開發(fā)系統(tǒng)。該系統(tǒng)提供一個非常友好的用戶界面，具有很強的開發(fā)和設(shè)計功能。在此開發(fā)系統(tǒng)下，用戶可以完成從設(shè)計輸入到設(shè)計仿真；從設(shè)計編譯到器件編程，全部操作都在一個圖形界面下操作完成。Foundation系統(tǒng) 支持Xilinx公司的全部系列的可編程邏輯器件，利用該系統(tǒng)可以開發(fā)任何一種Xilinx公司可編程邏輯器件。3 出租車自動計價系統(tǒng)的設(shè)計 系統(tǒng)基本設(shè)計思想及實現(xiàn)的功能及要求 系統(tǒng)基本設(shè)計思想本系統(tǒng)設(shè)計包含電子鐘和計價器的設(shè)計，用VHDL語言實現(xiàn)整個系統(tǒng)的設(shè)計，編程環(huán)境為Xilinx Foundation 。電子鐘程序的設(shè)計要有時分秒的計量及顯示，并且要有調(diào)節(jié)時間的功能。計價器程序的設(shè)計要有行駛路程、總金額和等待時間的計量及顯示。設(shè)計最終生成SRAM 目標(biāo)文件( 3 .sof) ,通過JTAG 端口下載、Byte2Blaster 編程電纜并行口PS 配置,將設(shè)計數(shù)據(jù)下載到相應(yīng)的CPLD中。 系統(tǒng)實現(xiàn)的功能及要求出租車自動計價系統(tǒng)實現(xiàn)兩方面的功能，一是有一個電子數(shù)字鐘的顯示，一是計價部分（計價器）。 計價系統(tǒng)功能框圖電子鐘實現(xiàn)功能及要求：●在LED數(shù)碼管上顯示時、分