【正文】 參考文獻(xiàn) ......................................................................................................................42附錄 ..............................................................................................................................43英文原文 ..................................................................................................................43英文譯文 ..................................................................................................................53源程序 ......................................................................................................................631前 言步進(jìn)電機(jī)作為執(zhí)行元件，是機(jī)電一體化的關(guān)鍵產(chǎn)品之一, 廣泛應(yīng)用在各種自動(dòng)化控制系統(tǒng)中。隨著微電子和計(jì)算機(jī)技術(shù)的發(fā)展，步進(jìn)電機(jī)的需求量與日俱增，在各個(gè)國民經(jīng)濟(jì)領(lǐng)域都有應(yīng)用。步進(jìn)電機(jī)是一種將電脈沖轉(zhuǎn)化為角位移的執(zhí)行機(jī)構(gòu)。當(dāng)步進(jìn)驅(qū)動(dòng)器接收到一個(gè)脈沖信號(hào)，它就驅(qū)動(dòng)步進(jìn)電機(jī)按設(shè)定的方向轉(zhuǎn)動(dòng)一個(gè)固定的角度(稱為“步距角”) ，它的旋轉(zhuǎn)是以固定的角度一步一步運(yùn)行的?？梢酝ㄟ^控制脈沖個(gè)數(shù)來控制角位移量，從而達(dá)到準(zhǔn)確定位的目的；同時(shí)可以通過控制脈沖頻率來控制電機(jī)轉(zhuǎn)動(dòng)的速度和加速度，從而達(dá)到調(diào)速的目的。步進(jìn)電機(jī)可以作為一種控制用的特種電機(jī)，利用其沒有積累誤差(精度為100%)的特點(diǎn)，廣泛應(yīng)用于各種開環(huán)控制 [2]。 實(shí)踐證明，步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)技術(shù)可以減小步進(jìn)電機(jī)的步距角，提高電機(jī)運(yùn)行的平穩(wěn)性，增加控制的靈活性等。采用FPGA控制步進(jìn)電機(jī)，利用其中的EAB可以構(gòu)成存放電機(jī)各相電流所需的控制波形數(shù)據(jù)表和利用FPGA設(shè)計(jì)的數(shù)字比較器可以同步產(chǎn)生多路PWM電流波形，對多相步進(jìn)電機(jī)進(jìn)行靈活的控制 [3]。當(dāng)改變控制波形表的數(shù)據(jù)、增加計(jì)數(shù)器的位數(shù)，提高計(jì)數(shù)精度，就可以對步進(jìn)電機(jī)的步進(jìn)轉(zhuǎn)角進(jìn)行任意細(xì)分，實(shí)現(xiàn)步進(jìn)轉(zhuǎn)角的精確控制。本文正是基于 GW48PK2 的 FPGA 步進(jìn)電機(jī)，利用 EDA 技術(shù)及 VHDL語言對其進(jìn)行細(xì)分控制的設(shè)計(jì)。通過對步進(jìn)電機(jī)控制原理的研究，在 EDA 技術(shù)平臺(tái)上完成對步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制器的電路設(shè)計(jì)，編譯后下載到 FPGA 中，最終完成硬件的功能實(shí)現(xiàn)。通過本文的討論，旨在展示一種新的獲得步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制器的方法，并且實(shí)踐證明本文所展示的方法簡便易行且是行之有效的，為設(shè)計(jì)步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制器提供了一種新的思路。為了較清晰地展示步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制器的設(shè)計(jì)，本文的組織順序如下：第 1 章詳細(xì)介紹了 EDA 技術(shù)的概念，VHDL 硬件描述語言的各種優(yōu)勢，論2述了 EDA 技術(shù)的發(fā)展歷程，為后面 EDA 軟件平臺(tái)的使用奠定了基礎(chǔ)。第 2 章介紹了本課題所使用的硬件 GW48PK2 系統(tǒng) ，它是步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制器的實(shí)現(xiàn)平臺(tái)。第 3 章分析了步進(jìn)電機(jī)工作原理并給出其細(xì)分驅(qū)動(dòng)控制器的設(shè)計(jì)方案，為下一步的電路設(shè)計(jì)提供了理論支持，是本文的核心部分。第 4 章詳細(xì)介紹了在 EDA 技術(shù)軟件 QuartusII 上完成電路設(shè)計(jì)并最終實(shí)現(xiàn)硬件功能的設(shè)計(jì)流程，是對 QuartusII 軟件使用過程的介紹，更是對理論知識(shí)的綜合應(yīng)用。第 5 章總結(jié)與展望。3第 1 章 EDA 技術(shù)及 VHDL 語言 EDA 技術(shù)現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即 EDA(Electronic Design Automation)技術(shù)。 EDA 技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能 [4]。EDA 技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語言VHDL 和 EDA 軟件來完成對系統(tǒng)硬件的實(shí)現(xiàn)。EDA 技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)，IC 版圖設(shè)計(jì)技術(shù)、ASIC 測試和封裝技術(shù)、FPGA/CPLD 編程下載技術(shù)、自動(dòng)測試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)（CAD） 、計(jì)算機(jī)輔助制造（CAM） 、計(jì)算機(jī)輔助測試（CAT） 、計(jì)算機(jī)輔助工程（CAE）技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長線技術(shù)理論等。因此 EDA 技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下 ”的設(shè)計(jì)方法，對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（HDL ）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法?！白皂斚蛳隆钡脑O(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)人手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ?于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。 相對于傳統(tǒng)的電子設(shè)計(jì)方法，EDA 還存在以下等優(yōu)勢：，縮短設(shè)計(jì)周期。 EDA 公司與半導(dǎo)體生產(chǎn)廠商合作、共同開發(fā)，從而能夠完成各種自動(dòng)設(shè)計(jì)過程。 。 。 ，再無受制于人之虞。 ，為系統(tǒng)開發(fā)提供可靠的保證。 。 。 ，使設(shè)計(jì)者能更大程度地將自己的材質(zhì)和創(chuàng)造力集中在設(shè)計(jì)項(xiàng)目性能的提高和成本的降低上。 技術(shù)具有更好的高速性能。 技術(shù)以全硬件來實(shí)現(xiàn)，具有高可靠性 [5]。 VHDL 硬件描述語言硬件描述語言（HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，是EDA 技術(shù)的重要組成成分，英文全名是 VHSIC(Very High Speed Integrated Circuit)Hardware Description Language，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè) 32 位的加法器，利用圖形輸入軟件需要輸人 500 至1000 個(gè)門，而利用 VHDL 語言只需要書寫一行“A＝B＋C”即可。而且 VHDL語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤，具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性，是本課題設(shè)計(jì)過程中所使用的硬件描述語言。VHDL 支持各種模式的設(shè)計(jì)方法：自頂向下與自底向上或混合方法 [5]。自5底向上的設(shè)計(jì)方法是一種低效、低可靠性、費(fèi)時(shí)費(fèi)力且成本高昂的設(shè)計(jì)方法。而在 EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程，是其首選設(shè)計(jì)方法。應(yīng)用 VHDL 進(jìn)行自頂向下的設(shè)計(jì)，就是使用 VHDL 模型在所有綜合級(jí)別對硬件設(shè)計(jì)進(jìn)行說明、建模和仿真測試。流程如圖 11 所示：建立 VHDL 行為模型設(shè)計(jì)說明書VHDL 行為仿真VHDLRTL 級(jí)建模邏輯綜合前端功能仿真測試向量生成功能仿真門級(jí)時(shí)序仿真結(jié)構(gòu)綜合硬件測試設(shè)計(jì)完成圖 11 自頂向下的設(shè)計(jì)流程VHDL 還具有以下優(yōu)點(diǎn)： 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。 可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。 的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。 是一個(gè)標(biāo)準(zhǔn)語言，為眾多的 EDA 廠商支持，因此移植性好。 綜上所述，EDA 技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的 EDA 工具問世。廣大電子工程人員掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率的需要，更是我國電子工業(yè)在世界市場上生存、競爭與發(fā)展的需要。 EDA 技術(shù)發(fā)展歷程EDA 技術(shù)已有 30 年的發(fā)展歷程，大致可分為三個(gè)階段。70 年代為計(jì)算機(jī)6輔助設(shè)計(jì)（CAD） （Computer Aided Design ）階段，人們開始用計(jì)算機(jī)輔助進(jìn)行IC 版圖編輯、PCB 布局布線，取代了手工操作。80 年代為計(jì)算機(jī)輔助工程（CAE）(Computer Aided Engineering)階段。與 CAD 相比，CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。CAE 的主要功能是：原理圖輸人，邏輯仿真，電路分析，自動(dòng)布局布線，PCB 后分析。90 年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA ） （Electronic System Design Automation） 階段。 CAD 階段20 世紀(jì) 70 年代，隨著中、小規(guī)模集成電路的開發(fā)和應(yīng)用，傳統(tǒng)的手工制圖設(shè)計(jì)印刷電路板和集成電路的方法已無法滿足設(shè)計(jì)精度和效率的要求，于是工程師們開始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)，這樣就產(chǎn)生了第一代 EDA工具，設(shè)計(jì)者也從繁雜、機(jī)械的計(jì)算、布局和布線工作中解放了出來。但在EDA 發(fā)展的初始階段，一方面計(jì)算機(jī)的功能還比較有限，個(gè)人計(jì)算機(jī)還沒有普及；另一方面電子設(shè)計(jì)軟件的功能也較弱，人們主要是借助與計(jì)算機(jī)對所設(shè)計(jì)電路的性能進(jìn)行一些模擬和預(yù)測。此處就是完成印刷電路板的布局布線、簡單版圖的繪制等工作。例如，目前常用的 PCB 布線軟件 Protel 的早期版本Tango、用于電路模擬的 SPICE 軟件以及后來產(chǎn)品化的 IC 版圖編輯與設(shè)計(jì)規(guī)則檢查系統(tǒng)等軟件，都是這個(gè)時(shí)期的產(chǎn)品。20 世紀(jì) 80 年代初，隨著集成電路規(guī)模的快速增大，EDA 技術(shù)有了較快的發(fā)展。更多的軟件公司，如當(dāng)時(shí)的 Mentor 公司、 Daisy Systems 及 Logic System公司等相繼進(jìn)入 EDA 領(lǐng)域，開始提供帶電路圖編輯工具和邏輯模擬工具的EDA 軟件，主要解決了設(shè)計(jì)之前的功能檢驗(yàn)問題?？偟膩碚f，這一階段的 EDA 水平還很低，對設(shè)計(jì)工作的支持十分有限，主要存在兩個(gè)方面的問題需要解決。 軟件的功能單一、相互獨(dú)立。這個(gè)時(shí)期的 EDA 工具軟件都是分別針對設(shè)計(jì)流程中的某個(gè)截?cái)嚅_發(fā)的，一個(gè)軟件只能完成其中一部分工作，所以設(shè)計(jì)者不得不在設(shè)計(jì)流程的不同階段分別使用不同的 EDA 軟件包。然而，由于不同的公司開發(fā)的 EDA 工具之間兼容性較差，為了使設(shè)計(jì)流程前一級(jí)軟件的輸出結(jié)果能夠被后一級(jí)軟件接收，就需要人工處理或再運(yùn)行另外的轉(zhuǎn)換軟件，這往7往很復(fù)雜，勢必影響設(shè)計(jì)的速度。，不能提供系統(tǒng)級(jí)的仿真和綜合，所以設(shè)計(jì)中的錯(cuò)誤往往只能在產(chǎn)品開發(fā)的后期才能被發(fā)現(xiàn)，這時(shí)再進(jìn)行修改十分困難。 CAE 階段 進(jìn)入 20 世紀(jì) 80 年代以后，隨著集成電路規(guī)模的擴(kuò)大及電子系統(tǒng)設(shè)計(jì)的逐步復(fù)雜，使得電子設(shè)計(jì)自動(dòng)化的工具逐步完善和發(fā)展，尤其是人們在設(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成化方面取得了長足的進(jìn)步。各種設(shè)計(jì)工具，如原理圖輸入、編譯與連接、邏輯模擬、邏輯綜合、測試碼生成、版圖自動(dòng)布局以及各種單元庫均已齊全。不同功能的設(shè)計(jì)工具之間的兼容性得到了很大改善，那些不走兼容道路、想獨(dú)樹一幟的 CAD 工具受到了用戶的抵制，逐漸被淘汰。EDA 軟件設(shè)計(jì)者采用統(tǒng)一數(shù)據(jù)管理技術(shù)，把多個(gè)不同功能的軟件結(jié)合成一個(gè)集成設(shè)計(jì)環(huán)境。按照設(shè)計(jì)方法學(xué)制定的設(shè)計(jì)流程，在一個(gè)集成的設(shè)計(jì)環(huán)境中就能實(shí)現(xiàn)由寄存器傳出級(jí)（Register Transfer Level，RTL）開始，從設(shè)計(jì)輸入到版圖輸出的全程設(shè)計(jì)自動(dòng)化。在這個(gè)階段，基于門陣列和標(biāo)準(zhǔn)單元庫設(shè)計(jì)的半定制 ASIC 得到了極大的發(fā)展，將電子系統(tǒng)設(shè)計(jì)推入了 ASIC 時(shí)代。但是，大部分從原理圖出發(fā)的 CAE 工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的要求，而且具體化的元件圖形也制約著優(yōu)化設(shè)計(jì)。 EDA 階段20 世紀(jì) 90 年代以來，繼承電路技術(shù)以驚人的速度發(fā)展，其工藝水平已經(jīng)達(dá)到了深亞微米級(jí)，在一個(gè)芯片上已經(jīng)可以集成上百萬、上千萬乃至上億個(gè)晶體管，芯片的工作頻率達(dá)到了 GHz 級(jí)。這不僅為片上系統(tǒng)（System On Chip，SOC）的實(shí)現(xiàn)提供了可能，同時(shí)對電子設(shè)計(jì)的工具提出了更高的要求，促進(jìn)了 EDA 技術(shù)的發(fā)展。在這一階段，出現(xiàn)了以硬件描述語言、系統(tǒng)級(jí)仿真和綜合技術(shù)為基本特征的第三代 EDA 技術(shù)，它使設(shè)計(jì)師們擺脫了大量的具體設(shè)計(jì)工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，從而極大地提高了系統(tǒng)設(shè)計(jì)的效率，縮短了產(chǎn)品的研制周期。EDA 技術(shù)在這一階段的發(fā)展主要有以下幾個(gè)方面：8 這是現(xiàn)代 EDA 技術(shù)的基本特征之一，并且已經(jīng)形成了 V